| 主权项 |
一种半导体记忆装置，包含各复数之下列各部份：记忆胞，具有随通电而发热之加热元件，与因加热而生相变化之可变电阻元件；位元线，延伸于既定方向而配置，与该记忆胞电性连接；及字元线，延伸于和该位元线直交之方向而配置，与该记忆胞电性连接，其特征为：该记忆胞配置如棋盘形图案而构成。如申请专利范围第1项之半导体记忆装置，其中备有：第1细胞列，于该位元线延伸之方向，以一定间隔2d配置该记忆胞而成；第2细胞列，在该位元线延伸之方向，与该第1细胞列错开d而配置；于该字元线延伸之方向，将该第1及第2细胞列交互以一定间隔e配置而构成。如申请专利范围第2项之半导体记忆装置，其中2d≧e。如申请专利范围第2或3项之半导体记忆装置，其中于该间隔2d内，配置2条以上之该字元线。如申请专利范围第2或3项之半导体记忆装置，其中于该间隔2d内，配置有第1及第2该字元线，位于被该第1及第2字元线所包夹位置的记忆胞，与该第1及第2字元线连接，并且对该记忆胞之资料写入，系透过该第1及第2字元线双方而驱动，自该记忆胞之资料读出，系透过该第1及第2字元线之一方而驱动。如申请专利范围第5项之半导体记忆装置，其中该记忆胞，更备有用以切换对该加热元件之电流供给的第1及第2开关元件，该第1及第2开关元件之各自之控制端，各与该第1及第2字元线连接，该电流供给系透过该位元线而进行。如申请专利范围第5项之半导体记忆装置，其中备有透过该字元线，驱动该记忆胞之字元线驱动部，该字元线驱动部，备有：第1解码器，选择性地对用来存取于记忆胞之列位址、及行位址中之1位元加以解码，并将用以自复数之该第1字元线选择其一之讯号输出；第2解码器，将该列位址解码，并将于写入讯号为有效时用来自复数之该第2字元线选择其一之讯号予以输出。如申请专利范围第7项之半导体记忆装置，其中该列位址系k(k＝0~2n－1，而n为2以上之整数)，于该复数之第1字元线之号码各为0~2n，而该复数之第2字元线之号码各为0~2n－1时，该第1解码器，依该行位址中之1位元，而输出对于号码k及k＋1中任一方之第1字元线之选择讯号，该第2解码器输出对于号码k之第2字元线之选择讯号。 |
