发明名称 |
一种除数是15×2<SUP>n</SUP>的快速除法器 |
摘要 |
一种除数为15×2<SUP>n</SUP>的除法器,其主要技术特征是采用不同的加法器与与门或非门连接构成除法器,其输入端构成二进制的被除数,一个输出端构成除法结果的二进制的商,另一个输出端构成除法结果的二进制的余数。该除法器可以进行除数为15×2<SUP>n</SUP>,被除数为0~127×2<SUP>n</SUP>+2<SUP>n</SUP>-1,当n=0、1、2、3…n整数时的快速运算。该除法器结构简单,使用的元器件少,造价低。在某些特殊场合下,有不可替代的作用。可广泛运用于数字信号处理系统中。 |
申请公布号 |
CN100334542C |
申请公布日期 |
2007.08.29 |
申请号 |
CN200310107543.5 |
申请日期 |
2003.12.16 |
申请人 |
河北工业大学 |
发明人 |
武优西;武金木;姚芳;李艳;许艳茹 |
分类号 |
G06F7/52(2006.01) |
主分类号 |
G06F7/52(2006.01) |
代理机构 |
天津市学苑有限责任专利代理事务所 |
代理人 |
李国茹;赵小英 |
主权项 |
1.一种由电子元器件组成的除法器,其特征在于:该除法器能进行除数为15×2n,被除数是119×2n+2n-1,当n=0时的快速运算,其电路连接关系是输入端I1连接加法器ADD435的Y3脚、同时连接加法器ADD3131的X3脚;输入端I2连接加法器ADD435的Y2脚、同时连接加法器ADD3131的X2脚;输入端I3连接加法器ADD435的Y1脚、同时连接加法器ADD3131的X1脚;输入端I4连接加法器ADD435的X4脚;输入端I5连接加法器ADD435的X3脚;输入端I6连接加法器ADD435的X2脚;输入端I7连接加法器ADD435的X1脚;ADD435的输出F1脚连接加法器ADD414的输入X1脚、同时连接与门A2的输入1脚;ADD435的输出F2脚连接加法器ADD414的输入X2脚、同时连接与门A2的输入2脚;ADD435的输出F3脚连接加法器ADD414的输入X3脚、同时连接与门A2的输入3脚;ADD435的输出F4脚连接加法器ADD414的输入X4脚、同时连接与门A2的输入4脚;ADD435的输出F5脚连接加法器ADD414的输入Y1脚、同时连接加法器ADD3131的输入Y1脚;ADD3131的输出F1脚连接加法器ADD3132的输入X1脚;ADD3131的输出F2脚连接加法器ADD3132的输入X2脚;ADD3131的输出F3脚连接加法器ADD3132的输入X3脚;ADD414的输出F1脚连接与非门NA的输入1脚、同时连接与门A6的输入2脚;ADD414的输出F2脚连接与非门NA的输入2脚、同时连接与门A5的输入2脚;ADD414的输出F3脚连接与非门NA的输入3脚、同时连接与门A4的输入2脚;ADD414的输出F4脚连接与非门NA的输入4脚、同时连接与门A3的输入2脚;与门A2的输出5脚连接加法器ADD3132的输入Y1脚;与非门NA的输出5脚同时连接与门A3的输入1脚、与门A4的输入1脚、与门A5的输入1脚、与门A6的输入1脚;加法器ADD3132的输出F1连接除法结果的二进制的商03端;加法器ADD3132的输出F2连接除法结果的二进制的商02端;加法器ADD3132的输出F3连接除法结果的二进制的商01端;与门A3的输出3脚连接除法结果的二进制的余数04端;与门A4的输出3脚连接除法结果的二进制的余数05端;与门A5的输出3脚连接除法结果的二进制的余数06端;与门A6的输出3脚连接除法结果的二进制的余数07端;其中,加法器ADD435是能完成第一个加数最少是四位,第二个加数最少是三位,和数最少是五位功能的加法器;加法器ADD414是能完成第一个加数最少是四位,第二个加数最少是一位,和数最少是四位功能的加法器;加法器ADD3131、ADD3132是能完成第一个加数最少是三位,第二个加数最少是一位,和数最少是三位功能的加法器。 |
地址 |
300130天津市红桥区丁字沽光荣道8号 |