用于可变长度指令的功率节省方法和设备

摘要

本发明描述一种能够获取并执行可变长度指令的处理器，其具有拥有至少两个长度的指令。所述处理器在多个模式下操作。所述模式中的一者将可获取和执行的指令限制为较长长度的指令。指令高速缓冲存储器用于将可变长度指令及其相关联的预解码位字段存储在指令高速缓冲存储器线中，并将指令地址和进行获取时的处理器操作模式状态信息存储在标识符线中。所述处理器操作模式状态信息指示程序指定的所述处理器的操作模式。所述处理器从所述指令高速缓冲存储器获取指令以供执行。作为指令获取操作的结果，基于进行所述获取时的所述处理器状态，所述指令高速缓冲存储器可选择性地使得能将预解码位字段写入所述指令高速缓冲存储器中，且可选择性地使得能读取存储在所述指令高速缓冲存储器中的预解码位字段。

主权项

1.一种用于在支持可变长度指令的处理器环境中节省功率的设备，所述设备包括：预解码器，其用于部分解码具有第一长度和第二长度的指令，所述第二长度长于所述第一长度，并用于针对所述第一长度指令和所述第二长度指令产生预解码位；处理器操作模式状态指示符，所述处理器操作模式状态指示符指示所述处理器正在将指令限制为所述第二长度指令的模式下操作；指令高速缓冲存储器，其具有多个高速缓冲存储器线，高速缓冲存储器线存储指令和预解码位；以及写入控制逻辑，其依据所述处理器操作模式状态指示符而选择性地将预解码位写入高速缓冲存储器线中，借此针对所述第二长度指令写入少于所有所述预解码位。