FPGA中实现超高速数字正交下变频及抽取滤波的方法与系统

摘要

本发明公开了一种在FPGA中实现超高速数字正交下变频及抽取滤波的方法与系统，包括若干路ADC采样芯片、高速ADC数据接收模块、跨时钟处理模块、全局时钟模块、本地数控振荡器和多通道数字抽取滤波器。传统的FPGA设计工作频率很难突破200MHz，而本发明则对正交下变频的核心部分数控振荡器NCO和数字抽取滤波器均进行了改进，并通过对FPGA的布局布线施加合理的约束，在主流FPGA器件上可保证最高采样速率达500Msps以上，输出基带数据率125MHz以上，而且可以同时支持多路ADC数据并行采样，以适应多通道数据接收场合。

主权项

一种在FPGA中实现超高速数字正交下变频及抽取滤波的方法，其特征在于：包括如下步骤：步骤一、每路ADC芯片进行模数转换，并将采样后的数据伴随相应的同步时钟信号，以并行同步传输的方式进入高速ADC数据接收模块；步骤二、高速ADC数据接收模块采用DDR接收原语，接收DDR模式的数据并转换为SDR模式的数据，输出两组ADC数据信号和一组ADC时钟信号；步骤三、两组ADC数据信号和一组ADC时钟信号进入跨时钟域处理模块完成跨时钟域同步化处理，将两组ADC数据信号同步至全局时钟信号下，并在全局时钟模块的驱动下，每个时钟上升沿均输出两组同步后的ADC数据，这两组同步后的ADC数据在真实时间尺度上相差一个采样周期；步骤四、本地数控振荡器采用工作频率为250MHz的DDS IP核输出四路数字本振信号，具体步骤如下：步骤401） 先采用工作频率为250MHz的DDS IP核得到公式(2)的偶数点输出；（2）步骤402）然后使用公式(5)所示的常系数乘法运算得到公式(2)的奇数点输出，实现了等效于500MHz工作频率的本地数控振荡器；（5）步骤五、两组同步后的ADC数据通过乘法器与本地数控振荡器输出的四路数字本振信号分别相乘，进行数字域的频率搬移，得到两组ADC正交化数据，这两组ADC正交化数据在真实时间尺度上也相差一个采样周期；步骤六、两组ADC正交化数据通过数字滤波器进行滤波处理，输出零中频基带信号，同时通过数据抽取处理降低输出数据速率，具体步骤如下：步骤601） 进入滤波器的两路并行数据流首先进入一个读写时钟独立的异步FIFO作进一步降速处理，输出四路并行数据，每相邻2路数据之间在真实时间尺度上相差一个采样周期；步骤602） 四路并行数据各自进入相应的移位寄存器阵列，每来一个时钟沿将数据右移一次；步骤603） 将四组移位寄存器阵列和四组FIR滤波系数阵列的对应数据分别相乘并作累加处理。