一种DRM/DRM+接收机中的Viterbi解码器的硬件设计方法

摘要

本发明公开了一种DRM/DRM+接收机的Viterbi解码器的硬件设计方法，特点是由四个加-比较-选择单元组成4-ACS并行流水线架构，采用分组交叉存储方式的状态路径度量存储单元，幸存路径信息读写控制器与片外ddr高速数据交互，回溯输出四个主要硬件模块所组成，在时钟频率48MHZ条件下，DRM/DRM+能够满足实时解码，片上RAM与逻辑资源消耗几乎最少，DRM/DRM+接收机方案成本几乎最低。Viterbi解码器的硬件设计采用定点运算器来实现，与采用32位单精度浮点算法器回溯输出比特流结果完全一致，不仅降低了计算复杂度，又节省了片上逻辑资源，更有利于硬件来实现。

主权项

一种DRM/DRM+接收机中的Viterbi解码器的硬件设计方法，包括以下主要的硬件设计方法：1)、一个ACS单元由两个无符号定点加法器、一个无符号定点比较器、一个无符号选择器组成八级流水线方式来处理连续输入序列的的两个前向状态路径度量与两个分支度量信息，经过八个时钟周期，输出序列的当前状态路径信息连续写回路径信息存储单元，同时，输出序列的当前状态路径度量连续写回状态路径度量存储单元。2)、由四个ACS单元组成4‑ACS并行架构的流水线调度方式，结合状态路径度量存储单元的分组交叉存储方式，有效避免了同一状态下对路径度量存储单元读写操作的冲突，只需二十五个时钟周期完成当前状态路径度量与路径信息的计算与存储功能。3)、针对4‑ACS并行架构的流水线调度方式，状态路径度量存储单元采用分组交叉的存储方式，A组由4个18X8(位宽18、深度为8)的双口RAM组成，B组由4个18X8的单口RAM组成，其特征在于所需片上RAM资源做到最少，利用率最高。4)、幸存路径信息读写控制器的设计，使Viterbi解码过程中产生的庞大的幸存路径信息数据量快速与片外ddr进行高速数据交互，取代了需要片上64位宽、几万深度的单口RAM或者片外SRAM(静态随机存取存储器)实现方案，实现了计算所有接收到比特流的状态路径信息单元工作结束到回溯输出单元开始工作的无延时切换控制，同时，保证回溯输出单元完成最大似然路径的扫描输出速度不变，其特征在于既保证Viterbi解码器解码速度不受影响，又大大减少了芯片的面积。