Simulations- bzw. Layoutverfahren für vertikale Leistungstransistoren mit variierbarer Kanalweite und variierbarer Gate-Drain-Kapazität

摘要

Die Erfindung betrifft ein Simulations- bzw. Layoutverfahren für vertikale Leistungstransistoren (DMOS oder IGBT) mit variierbarer Kanalweite sowie variierbarer Gate-Drain-Kapazität, die vom Designer mit den jeweils gewünschten Parametern Kanalweite und Gate-Drain-Kapazität und den damit korrelierten Parametern Durchgangsgeschwindigkeit und Schaltgeschwindigkeit gezeichnet bzw. entworfen werden können und deren elektrische Parameter in Abhängigkeit der geometrischen Gateelektrodengestaltung beschrieben werden können. Dabei kann es sich sowohl um diskrete als auch um integrierte vertikale Transistoren handeln.