| 主权项 |
1.一种输出延迟电路，其特征是，该输出延迟电路包括：第一逻辑电路(4)，对该第一逻辑电路(4)输入具有第一逻辑状态和第二逻辑状态的一个输入信号以及输入时钟脉冲，当该输入信号和输入时钟脉冲中至少有一个处在第一逻辑状态时，该第一逻辑电路(4)输出一个具有第一逻辑状态的输出信号；第二逻辑电路(5)，所述第一逻辑电路(4)的输出信号被输入到该第二逻辑电路(5)的两个输入端中的一个输入端，当该第二逻辑电路(5)的两个输入信号中至少有一个处在第一逻辑状态时，该第二逻辑电路(5)输出一个具有第一逻辑状态的输出信号；一个计数器(1)，所述第二逻辑电路(5)的输出信号被输入到该计数器(1)的时钟输入端，而所述第一逻辑电路(4)的所述输入信号在被一个第一反相器(7)反相后输入到该计数器(1)的复位端，当所述第一逻辑电路(4)的所述输入信号在处于所述第一逻辑状态下被输入时，所述计数器(1)被复位，而当所述输入信号在处于所述第二逻辑状态下被输入时，对输入到其时钟输入端的时钟脉冲进行计数；一个比较器(2)，连接到所述计数器(1)，用来把所述计数器(1)已经计数的时钟脉冲的累加数与一个预先设定并以外部方式输入到所述比较器(2)的预定时钟数相比较，根据比较结果输出一个输出信号，该比较器(3)的输出信号在被一个第二反相器(8)反相后输入到所述第二逻辑电路(5)的两个输入端中的另一个输入端，用于在所述输入时钟脉冲的累加数和所述预定时钟数相互一致时停止所述计数器(1)的计数操作；以及输出装置(6)，其一个输入端连接到所述比较器(2)的输出端，所述的输入到所述第一逻辑电路(4)的输入信号还被输入到该输出装置的另一个输入端，该输出装置(6)用于当通过所述比较器(2)确定了所述时钟脉冲的累加数小于预定的时钟数时，输出一个具有与所述第一逻辑状态相同状态的输出信号，同时用于当通过所述比较器确定了输入时钟脉冲的累加数不小于预定的时钟数时，输出一个具有与所述第二逻辑状态相同信号状态的输出信号。 |
