用于制造半导体器件结构的方法和由此方法形成的器件结构

摘要

本发明提供了用于抑制体CMOS器件中的闭锁的半导体方法和器件结构。该方法包括在衬底的半导体材料中形成沟槽，该沟槽具有设置在也在衬底的半导体材料中限定的一对掺杂阱之间的第一侧壁。该方法还包括在沟槽中形成蚀刻掩模以部分掩蔽沟槽的底部，接着除去穿过部分掩蔽的底部暴露的衬底的半导体材料，以限定加深沟槽的变窄的第二侧壁。用介质材料填充加深沟槽以限定在掺杂阱中形成的器件的沟槽隔离区域。填充加深的沟槽延伸的介质材料增强了闭锁抑制。

主权项

1.一种在半导体材料的衬底中制造半导体结构的方法，包括：在所述衬底的所述半导体材料中形成具有第一侧壁的沟槽，所述第一侧壁在所述沟槽的底部和所述衬底的顶表面之间延伸；以及无掩模蚀刻所述衬底的所述半导体材料以通过限定具有第二侧壁的垂直沟槽延伸加深所述沟槽，所述第二侧壁从所述底部延伸到所述衬底中并相对于所述第一侧壁变窄。