延迟锁定回路及其锁定方法

摘要

本发明提供一种用以防止卡住故障的半导体存储装置的延迟锁定回路。本发明的DDL包括：缓冲器，用于输出与外部时钟的同相位相对应的第一时钟，并输出与外部时钟的异相位相对应的第二时钟；相位比较器，用于在比较第一时钟与反馈时钟的相位之后，输出控制信号以增加/减少延迟量；移位寄存器，用以依据该控制信号来输出移位信号；多任务单元，用于通过利用相位比较器的输出与移位寄存器的输出来选择第一和第二时钟中的一个。

主权项

1. 一种具有至少一个延迟线的延迟锁定回路，包括：缓冲装置，用于接收外部时钟、输出与该外部时钟的同相位相对应的第一时钟、以及输出与该外部时钟的不同相位相对应的第二时钟；相位比较器，用于接收第一时钟和从延迟线输出的反馈时钟，并且在比较第一时钟与反馈时钟的相位之后，输出控制信号以增加/减少延迟线的延迟量；移位寄存器，用于接收控制信号并依据该控制信号来输出移位信号；多任务装置，用于接收第一时钟、第二时钟、相位比较器的输出和移位寄存器的输出，并且根据该相位比较器的输出和该移位寄存器的输出来选择第一时钟和第二时钟中的一个；其中，当第一时钟落后于反馈时钟时，在减少延迟线的延迟量的控制信号输入多任务装置的情况下，多任务装置选择第二时钟；以及当第二时钟超前于反馈时钟时，在增加延迟线的延迟量的控制信号输入多任务装置的情况下，多任务装置选择第一时钟。