考虑串扰效应的静态时序分析方法

摘要

本发明属于集成电路技术领域，具体为考虑串扰效应的静态时序分析方法。本发明提出了一种基于查表模型的串扰建模方式和对应的串扰分析算法。首先由版图提取出串扰线电路，然后提取出寄生参数，再采用批处理仿真方式进行精确仿真，进而得到串扰延时库。之后采用串扰分析算法，分为串扰情况分析算法和串扰延时计算算法。前者用来分析电路的串扰情况，如受害线与攻击线数目，受害线串扰延时值等信息，后者用来计算电路精确的串扰延时，通过跳变时间差及负载计算法，加之多攻击线的串扰处理算法，最终基于串扰延时库，通过查表法，线性插值法以求取精确的串扰延时值。本发明具有建模准确、可移植性好、精确性高、通用性强等特点。

主权项

一种考虑串扰效应的静态时序分析方法，包括提出一种基于HSPICE模型的串扰延时库的建模方式，并提出相对应的串扰处理算法；其特征在于具体步骤如下：（1）首先，提出一种基于HSPICE模型的串扰延时库的建模方式，即首先由芯片版图提取出串扰线电路，然后提取出寄生参数，再以批处理方式进行仿真，最终得到每种串扰线电路的串扰延时库，由此保证串扰效应建模的精确性；（2）然后，采用串扰处理算法计算跳变时间差及负载，并进行多攻击线的串扰处理；（3）最终，基于串扰延时库的查找表法进行分析计算，得到精确的串扰延时值。