多芯片封装体内部连接的边界扫描测试结构及测试方法

摘要

本发明属于集成电路芯片设计、芯片可测性设计和芯片封装领域，具体涉及一种引脚数量有限的多芯片封装体内部连接的边界扫描测试结构及测试方法，一个比较典型的应用是现代新型的有多芯片构成的大容量SIM卡。本发明通过一种特殊的逻辑序列关系，在多芯片封装体测试时将封装体的有限数量的功能引脚设置为边界扫描功能的引脚，然后通过这些引脚来进行封装体内的边界扫描测试，从而达到对封装体内连接关系的测试。测试完毕后，还可以通过一个特殊的操作，将该测试电路的功能封闭，以避免未来不必要的芯片误动作。本发明的实现包括芯片特殊的上电测试的流程，一种特殊的电路实现，以及芯片相应的结构调整。

主权项

1.一种多芯片封装体内部连接的边界扫描测试结构，包括JTAG和边界扫描测试模块，其特征在于：该结构中还设有特征码识别和工作模式控制模块以及引脚复用控制模块，JTAG和边界扫描测试模块与引脚复用控制模块连接，引脚复用控制模块还与芯片核心功能模块连接，特征码识别和工作模式控制模块和引脚复用控制模块分别与可复用的封装体引脚相连。