| 摘要 |
본 개시는, 크랙의 발생과 리크를 억제할 수 있도록 하는 반도체 소자, 반도체 소자의 제조 방법, 및 전자 기기에 관한 것이다. 본 기술에서는, 메탈 배선의 아래는, CTE의 값이 메탈과 Si의 사이에 있는 절연막이 사용되고, 또한, TSV 측벽부에는, Via 내 절연막으로서, 커버리지가 좋은 P-SiO(1㎛)가 사용된 적층 구조로 된다. CTE가 메탈과 Si의 중간에 있는 절연막으로서, 예를 들면, Via 내 절연막과, 그것에 계속된 필드 위(上) 절연막에는, SiOC가, 두께 0.1㎛ 및 2㎛에, 각각 사용되고 있다. 본 개시는, 예를 들면, 촬상 장치에 사용되는 고체 촬상 소자에 적용할 수 있다. |
