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Transistoranordnung, umfassend – einen ersten, einen zweiten und einen dritten Transistor (10, 20, 30), die jeweils einen ersten und einen zweiten Transistoranschluss (11, 12, 21, 22, 31, 32) einer gesteuerten Strecke sowie einen Steueranschluss (13, 23, 33) umfassen, die mit ihren gesteuerten Strecken parallel geschaltet sind und von denen der erste Transistor (10) von einem ersten Leitungstyp (LT1) und der zweite Transistor (20) von einem zweiten Leitungstyp (LT2) ist, – einen ersten Anschluss (1), der jeweils mit dem ersten Transistoranschluss (11, 21, 31) des ersten, des zweiten und des dritten Transistors (10, 20, 30) verbunden ist, und – einen zweiten Anschluss (2), der jeweils mit dem zweiten Transistoranschluss (12, 22, 32) des ersten, des zweiten und des dritten Transistors (10, 20, 30) derart verbunden ist, dass eine gedankliche Verbindungsgerade (8) zwischen dem ersten und dem zweiten Anschluss (1, 2) durch den ersten, den zweiten und den dritten Transistor (10, 20, 30) verläuft, wobei der erste und der zweite Anschluss (1, 2) jeweils eine Anschlussfläche aufweisen, der zweite Transistor (20) räumlich zwischen dem ersten Transistor (10) und dem dritten Transistor (30) angeordnet ist sowie der erste Anschluss (1) benachbart zum ersten Transistor (10) und der zweite Anschluss (2) benachbart zum dritten Transistor (30) derart angeordnet sind, dass der erste und der zweite Anschluss (1, 2) an den außen liegenden Seiten des ersten und des dritten Transistors (10, 30) angeordnet sind, und wobei der erste, der zweite und der dritte Transistor (10, 20, 30) zur Bildung eines Transmission Gate miteinander verschaltet sind, wobei die Transistoren derart angeordnet sind, dass ein niedrigerer Einschaltwiderstand verglichen mit dem Einschaltwiderstand der Parallelschaltung realisiert würde, wenn die erste Seitenlänge (S1), welche die außen liegenden Seiten des ersten und des dritten Transistors (10, 30) aufweisen, vergrößert würde und damit der erste, der zweite und der dritte Transistor vergrößert würde. |
