发明名称 非易失性存储元件
摘要 本发明提供一种非易失性存储元件,其包含于一N型阱上形成共用一p掺杂区的一第一PMOS晶体管包含一控制栅极及一第二PMOS晶体管包含一源极、一漏极、及一浮置栅极,该方法还包含提供该第一PMOS晶体管一第一偏压以使该第一PMOS晶体管得以导通、提供该第二PMOS晶体管一第二偏压以使该第二PMOS晶体管产生一栅极电流、以及依据该第二PMOS的浮置栅极与漏极之间的电位差来调整该浮置栅极与该漏极、该源极、该控制栅极、及该N型阱之间的耦合电容。
申请公布号 CN100334715C 申请公布日期 2007.08.29
申请号 CN03101685.5 申请日期 2003.01.14
申请人 力旺电子股份有限公司 发明人 沈士杰;翁伟哲;何明洲;陈信铭
分类号 H01L21/8247(2006.01) 主分类号 H01L21/8247(2006.01)
代理机构 北京市柳沈律师事务所 代理人 王志森;黄小临
主权项 1.一种制作一非易失性存储器中的金属氧化物半导体晶体管的方法,其包含:于一阱上形成一第一掺杂区、一第二掺杂区及一第三掺杂区;于该第一掺杂区及该第二掺杂区之间形成一控制栅极;于该第二掺杂区及该第三掺杂区之间形成一浮置栅极;于该第一掺杂区及该控制栅极之间提供一第一偏压,以使该第一掺杂区及该第二掺杂区得以导通;于该第二掺杂区及该阱之间提供一第二偏压,以使该第二掺杂区及该第三掺杂区之间产生一沟道电流,以进而产生一栅极电流;若该第三掺杂区与该浮置栅极间的电压差小于一阈值,则使该浮置栅极与该第三掺杂区之间的耦合电容的增加率大于该浮置栅极与该阱、该浮置栅极与该第二掺杂区、及该浮置栅极与该控制栅极之间的耦合电容的总和的增加率或使该浮置栅极与该控制栅极之间的耦合电容的增加率大于该浮置栅极与该第三掺杂区、该浮置栅极与该阱、及该浮置栅极与该第二掺杂区之间的耦合电容的总和的增加率;以及若该第三掺杂区与该浮置栅极间的电压差大于该阈值,则使该浮置栅极与该第三掺杂区间的耦合电容的增加率小于该浮置栅极与该阱、该浮置栅极与该第二掺杂区、及该浮置栅极与该控制栅极之间的耦合电容的总和的增加率且使该浮置栅极与该控制栅极之间的耦合电容的增加率亦小于该浮置栅极与该第三掺杂区、该浮置栅极与该阱、及该浮置栅极与该第二掺杂区之间的耦合电容的总和的增加率。
地址 台湾省新竹市