Wafer level semiconductor package and method for manufacturing the same

摘要

본 발명은 웨이퍼 레벨 반도체 패키지 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 스트레스 감소 및 워피지 제어가 가능하면서도 매우 얇은 두께로 제조되는 새로운 구조의 웨이퍼 레벨 반도체 패키지 및 이의 제조 방법에 관한 것이다. 즉, 본 발명은 웨이퍼 레벨 상태에서 칩 회로 구성이 가능한 최소 두께까지 그라인딩된 반도체 칩; 상기 반도체 칩의 본딩패드에 융착되는 전도성의 입출력단자; 및 상기 입출력단자를 외부로 노출시키면서 반도체 칩의 일면에 몰딩되는 제1몰딩지지체; 를 포함하여 구성된 것을 특징으로 하는 웨이퍼 레벨 반도체 패키지 및 이의 제조 방법을 제공한다.