| 摘要 |
본 발명은 비트라인 커플링 노이즈를 감소시키는 반도체 메모리 장치에 대하여 개시된다. 반도체 메모리 장치는, 워드라인과 적어도 3개의 비트라인들의 교차점들에 배치되는 메모리 셀들을 갖는 제1 및 제2 메모리 셀 어레이들과, 제1 및 제2 메모리 셀 어레이 사이에 배치되고 메모리 셀들의 데이터를 감지 증폭하는 센스 앰프 회로를 포함하는 센스 앰프 영역을 포함한다. 센스 앰프 영역은 제1 메모리 셀 어레이의 적어도 3개의 비트라인들과 제2 메모리 셀 어레이의 적어도 3개의 비트라인들이 제1 방향으로 연장되고, 제1 및 제2 메모리 셀 어레이의 적어도 3개의 비트라인들 각각을 제2 방향으로 배치된 데이터 라인들과 접속시킨다. 제1 및 제2 메모리 셀 어레이의 적어도 3개의 비트라인들 중 중간에 배치되는 비트라인은 데이터 라인들 중 가장 바깥쪽에 배치되는 데이터 라인과 접속한다. |
