发明名称 Stacked semiconductor package wire bonding method of stacked semiconductor package and manufacturing method thereof
摘要 본 발명은 적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법에 관한 것으로, 더욱 상세하게는 인터포저가 반도체칩 상에 직접 형성되고 별도의 인터포저 칩을 사용하지 않기 때문에 반도체 패키지의 크기(두께)를 줄일 수 있고 공정을 간소화할 수 있으며, 기존에 반도체 제조장치에 설치된 캐필러리를 활용하여 손쉽게 인터포저를 설치할 수 있고, 와이어 길이를 줄일 수 있는 것은 물론, short 불량을 없앨 수 있는 적층형 반도체 패키지, 적층형 반도체 패키지의 와이어 본딩장치 및 그 제조방법에 관한 것이다.
申请公布号 KR101676713(B1) 申请公布日期 2016.11.18
申请号 KR20140108951 申请日期 2014.08.21
申请人 주식회사 에스에프에이반도체 发明人 손종명
分类号 H01L23/12;H01L23/49 主分类号 H01L23/12
代理机构 代理人
主权项
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