| 主权项 |
l供字数位信号处理用之一种积体及可程式化之处理器包括a一倍增器元件(58),此元件包括用以接受乘算用之两算量之一第一输入和一第二输入,以及用以呈现一乘积的一第一输出;b一算术逻辑单位(122),此单位包括用以接受另两算量之一第三输入和一第四输入,用以呈现一结果算量之一第二输出,以及一第一累积器装置(116),此装置连接在第二输出与第三输入之间;c一用以储存资料的第一读写记忆器(36,102);(88)。8根据上述请求专利部份第7项中所申请之一积体处理器,其特点为该另外资料记忆器包括其自身之位址计算单位(92)。9根据上述请求专利部份第7或8项中所申请之一积体处理器,其特点为该另外资料记忆器如为共同积体成为一唯读记忆器者。10根据上述请求专利部份第1至9项中任一项所申请之一积体处理器,其特点为该第三输入包括供构成至该第一和第三滙流排之可选择连接之选择器装置。11根据上述请求专利部份第1至10项中任一项所申请之一积体处理器,其特点为设有供控制一第一指令周期用之定时装置,此指令周期包括下列各项同时发生之运作:-资料记忆器之位址计算,包括相关之记忆存取,俾使在次一指令周期期间内使滙流排连接装置有一算量可用;-经过沥流排连接装置中至少一滙流排之一资料输送;-在算术逻辑单位和倍增器元件两元件中至少其中一元件,以在该指令周期期间经过滙流排连接装置所输送之一算量作一资料处理运作,藉以在此一指令周期期间构成一结果算量,此算量可供在次一或其后一指令周期期间,经过滙流排连接装置作输送之用。12根据上述请求专利部份第11项中所申请之一积体处理器,其特点系为设有一第一周期选择器(FQR),此选择器具有控制一第一指令周期之第一状态,及控制一第二指令周期之第二状态,第二指令周期之长度及第一指令周期长度之一半,该第二指令周期包括下述各项同时发生之运作:-供一资料记忆器之位址计算,以形成一位址供次一指令周期使用;-藉直前指令周期期间所计算之一位址在一资料记忆器中作记忆存取,俾在次一指令周期内有一算量可供滙流排连接装置使用;-经过雁流排装置中至少一滙流排之一资料输送;一在算术逻辑单位和增器两元件中至少其中之一,以在该指令周期内或前一指令周期期间经过滙流排连接装置所输送之至少一算量,作一资料处理运作,俾使在同一指令周期加上次一指令周期的时距期间内,形成一结果算量,使此一算量在其后一第二后续指令周期期间,经过滙流排连接装置得以输送,为了此一目的,输送暂存器乃连接至倍增器元件和第一读/写记忆器上,该输出暂存器在周期选择器之该第一状态中系为可透过启动,其间备有输入暂存器供算术逻辑单位和倍增器元件使用,此等元件在周期选择器两种状态中皆可透过启动。13根据上述请求专利部份第1至12项任一项所申请之一积体处理器,其中该第一输出包括反向耦合之第二累积器装置,装置中又包含累积器/加算器装置及一连接其上之移位单位,藉以使施加于滙流排连接装置上之资料,实施可选择移位和重组运作,其特点系为具有可选择控制之输入透过性之各暂存器,系连接于倍增器元件与滙流排连接装置之间。14根据上述请求专利部份13项所申请之一积体处理器,其特点系为对于具有可选择控制之输入透过性之各暂存器,至少其中之一连接选择器装置,以选择实施算量之反转,或闸控一固定之数量供应至倍增器元件。15根据上述请求专利部份第1项之一积体处理器,其中该第一输出包括反向耦合之第二累积器装置,此装置又包含累积器/加算器装置及一连接其上之移位单位,用以实施可选择移位及对于将施加于滙流排连接装置之资料作重组运作,其特点系为反向耦合系藉累积暂存器予以实施,俾选择呈现一累积器之结果,或反相或不反相,及/或在一多准数元移位时距内再度移位至累积器/加算器装置上。16根据上述请求专利部份第4项内所申请之一积体处理器,其特点为累积加算器装置容纳符号扩张数元成为乘算结果之扩张。17根据上述请求专利部份第16项所申请之一积体处理器,其特点为移单位容纳另外扩张数元,使在代码控制下容许自滙流排连接装置上之累积加算器结果中作多个不同的提取。18根据上述请求专利部份第l至17中任一项所述之一积体处理器,其特点为对于资料记忆器,至少备有一位址计算单位,此单位包括一实施位址累积之加算器元件,此位址累积在一掩蔽暂存器控制下,可实施数元掩蔽。19根据上述请求专利部份第18项所述之一积体处理器,其特点为位址计算单位包括一供绝对位址之第一暂存器,一供相对位址之第二暂字器,以及一掩蔽暂存器,所有该暂存器皆连接至滙流排连接装置。 |
