| 主权项 |
1.一控制器,具有一在专用滙流排及至少一地方区域网路(LAN)系统之间的计算机介面,用以将许多不同型式之LANs耦合于该控制器上,所述之专用滙流排包含有:(a)一微处理器滙流排,至少有一第一微处理器( P>耦合于其上;(b)一直接记亿出入(DMA)滙流排,至少有一第一记忆耦合于其上,上述 P滙流排经由第一传送/接收装置而与此DMA淮流排耦合,该传送/接收装置用来在此 p滙流排和DMA滙流排间传送/接收资讯;以及(c)一接合器滙流排,耦合至上述DMA滙流排上,并包含有一接合器介面,以将所述专用滙流排与许多不同形式之LANS耦合。2.如申请专利范围第1.项所述之控制器;其中所述之接合器介面至少包括有一个连接器,以将所述之接合器滙流排连接至所述之DMA滙流排。3.如申请专利范围第1项所述之控制器,其中所述之接合器介面至少包括有八个连接器WO1--WO8﹒,且其中所有偶数连接器WO2,WO4,W06,W08处理资料及位址信号。4.如申请专利范围第3项所述之控制器,其中数字标为01的连接器处理控制信号。5.如申请专利范围第4项所述之控制器,其中每一连接器具有至少54个端点且其中连接器WO1包含有用以传送/接收滙流排清洁,读取/写入,主清洁及错误监定信号的端点。6.如申请专利范围第2项所述之控制器,其中所述之接合器介面包括第一收发机,用以将所述之DMA滙流排与所述之接合器滙流排耦合。7.如申请专利范围第6项所述之控制器,其中前述之第一传送/接收装置包括有第二收发机,以将所述之 P淮流排舆所述之DMA滙流排耦合。8.如申请专利范围第7项所述之控制器,其中所述之 P滙流排还包含有一 P控制信号滙流排及一 p资料/位址滙流排。9.如申请专利范围第8项所述之控制器,其包括有一可消除程式规划仅订记忆(EPROM),耦合至所述 P资料及位址滙流排上。10.如申请专利范围第9项所述之控制器,其包括有一计时控制器,耦合至所述 P资料及位址滙流排上。图式简单说明:图1为使用本发明之LAN系统之概要图。图2为本发明之方块图。图3为本发明操作结构之方块图。图4,第1和第2部分,为本发明之分路滙流排特性之逻辑方块图。图5为本发明之LAN控制器专用滙流排之逻辑方块图。图6为在LAC及连接之接合器间使用的物理介面之图形。图7为本发明之多重CPU互锁特性之逻辑方块固。图8为由主记忆体之LAC软体馈入/倾即之LAC控制方块之概要图。图9为启始1/O命令之LAN控制方块之概要图。图10.为用来要求一DMA操作以除去一资料方块之典型信箱(mailbox)之概要图。图11.为传输信息之硬体格式的概要图。图12.和13.示出RAM之暂时伫列。图14.为LAC控制器中l/O调度处理之流程图。图15.和16.示出LAC控制器上DMA处理的流程图。图17.为插断(interrupt)LAC控制器的接合器插断程序之流程图。图18.为一接合器三种不同MAC程序处理之流程图。图19.为一LAN控制方块之LAC传输流程之概要图。图20.为一LAN控制方块之LAC接收流程之概要图。 |
