| 主权项 |
1﹒制造一对突起供一对半导体元件用之方法,包含:(a)在一绝缘底质上形成一半导体薄层,(b)自半导体层上形成一对突起,以及(c)将各突台植入,方法为:(1)对一突台植入一P型掺杂剂并对另一突台植入一N型掺杂剂以分别形成N通道与P通道元件,(2)对每一突台各植入一离子物种,其植入能量与剂量足以使每一突台靠近绝缘底质之隐埋层不定形化,(3)用半导体突台未经不定形化部份作为结晶作用晶种使该不定形化隐埋层再生以形成再结晶之隐埋层,以及(4)将P型与N型掺杂剂活化。2﹒如专利申请第1项之方法,其中所形成之各突台或具有相同之标称厚度,而该离子物裨种植入N通道突台或之深度较植入P通突台之深度为大。3﹒如专利申请第2项之方法,其中该离子物种植入N通道突起之深度较标称突台厚度为大,而植入P通道突台之深度较标称突台厚度为小。4﹒如专利申请第3项之方法,其中该绝缘底质由蓝宝石形成而P型掺杂剂为硼。5﹒如专利申请第1项之方法,其中该不定形化隐埋层因第一次退火而再生长,而掺杂剂因温度高于第一次退火之第二次退火而活化。6﹒如专利申请第1项之方法,其中该离子物种系在掺杂剂植入之前植入。7﹒如专利申请第1项之方法,其中各该掺杂剂系在离子物种植入之前植入。8﹒如专利申请第1项之方法,其中该底质与半导体层系在突台形成之前制备,其步骤为将一离子物种以足使半导体内靠近底质之隐埋层不定形化之植入能量与剂量植入半导体层,以及用半导体层未经不定形化部份作为结晶作用晶种使前述半导体层内不定形化隐埋层再生长以形成一再结晶之隐埋层。10﹒将一MOS元件上一突台活化之方法,该突台包含在绝缘底质上之薄半导体材料所制突起,该方法包含:将一掺杂剂植入该突台内,将一离子物种以足使该突台靠近绝缘底质之隐埋层不定形化之植入能量与剂量植入该台,用突台未经不定形化部份作为再结晶作用晶种使该不定形化隐埋层再生长以形成再结晶之隐埋层,以及将该掺杂剂活化10﹒如专利申请第9项之方法,其中该突台有一标称厚度,该掺杂剂为P型,而该离子物种之植入深度大于标称突台厚度。11﹒如专利申请第10项之方法,其中该底质由蓝宝石形成而P型掺杂剂为硼。12﹒如专利申请第9项之方法,其中该突台有一标称厚度;掺杂剂为N型,而该离子物种之植入深度小于标称突台厚度。13﹒如专利申请第9项之方法,其中该不定形化隐埋层因第二次退火而再生长,掺杂剂因温度高于第一次退火之第二次退火而活化。14﹒如专利申请第9项之方法,其中该离子物种系在该掺杂剂之前植入。15﹒如专利申请第9项之方法,其中该掺杂剂系在该离子物种之前植入。16﹒场效电晶体互补对之制法,包含:在一绝缘底质上形成一半导体薄层,在该半导体层上蚀刻出第一与第二突台,覆罩该第二突台并将具某一极性之第一掺杂剂植入该第一突台内,覆罩该第一突台并将极性与第一掺杂掺杂剂相反之第二掺杂剂植入该第二突合内,将一离子物种以足使每一突台靠近绝缘底质之隐埋层不定形化之植入能量与量植入每一突合内,以第一温度对各突台进行第一次退火,其温度为足以利用各突台未经不定形化部份作为结晶作用晶种使不定形化隐埋层再生长以形成再结晶之隐埋层,以第二温度对各突台进行第二次退火,其温度高于第一温度并足使掺杂剂活化,以及形成绝缘与导电闸极层并在各突台上进行源极与泄极植入以完成PET。17﹒如专利申请第16项之方法,其中所形成之各该突台具有相同之标称厚度,其一突台内植有一P型掺杂剂而另一突台内植有一N型掺杂剂,P掺杂突台之离子物种植入深度较标称突台厚度为大,而N掺杂突台之离子物种植入深度较标称突台厚度为小。18﹒如专利申请第17项之方法,其中该半导体与离子物种均为矽,底质为篮宝石,标称突台厚度约0﹒3微米,而离子物种植入P掺杂突台之能量至少约为2OOKeV而剂量约为1﹒5X10^15离子/平方公分。19﹒如专利申请第18项之方法,其中该离子物种植入N掺杂突台之能量约不大于150Kev,而剂量约1─1X10^15离子/平方公分。20﹒如专利申请第17项之方法,其中该缘缘底质由蓝宝石形成而P型掺杂剂为硼。21﹒如专利申请第16项之方法,其中所述离子物种具有与前述半导体相同之元素或元素成份。22﹒如专利申请第21项之方法,其中所述半导体与所述离子物种均为矽。23﹒如专利申请第21项之方法,其中所述半导体为GaAs而所述离子物种为砷。24﹒如专利申请第16项之方法,其中该离子物种系往各掺杂剂植入之前植入。25﹒如专利申请第16项之方法,其中各该掺杂剂系在离子物种植入之前植入。26﹒如专利申请第16项之方法,其中该第一次退火约在500至900℃之温度范围内进行,而该第二次退火约在850至1100℃之较高温度范围内进行。27﹒一种互补式金属氧化物半导体(cMos)电路构造,包含:一绝缘底质,以及底质上所形成至少一N通道与至少一P通道场效电晶体(FET),每一FET包含:一活化之半导体突台,包括一靠近底质之再结晶隐埋层,该隐埋层在N通道电晶体内之深度大于在P通道电晶体内之深度,一在该突台上之闸极氧化物层,一在该氧化物层上之闸极导电层,在该突台上之源极与泄极区,以及闸极、源极、及泄极等之触点。28﹒如专利申请第27项之CMOS电路构造,其中各该突台均有一相同标称厚度,N通道FET之再结晶隐埋层较前述称厚度为深,而P通道FET之再结晶隐埋层较前称厚度为浅。29﹒如专利申请第28项之CMOS电路构造,其中该绝缘底质系由蓝宝石形成而N通道f─ET系以硼掺杂。30﹒如专利申请第27项之CMOS电路构造,其中每一FET之再结晶隐埋层为系因离子物种之退火植入而产生。31﹒如专利申请第30项之CMOS电路构造,其中前述离子物种具有与前述半导体相同之元素或元素成份。32﹒如专利申请第31项之CMOS电路构造,其中前述半导体与前述离子物种均为矽。33﹒如专利申请第31项之CMOS电路构造,其中前述半导体为GaAs而前述离子物种为砷。34﹒一供一对N通道及P通道半导体电路元件用之基底构造,包含上绝缘底质,以及一在每一元件上之活化半导体突台,每一突起包括一靠近底质之再结晶隐埋层,N通道元件之隐埋层较P通道元件之隐埋层为深。35﹒如专利申请第34项之基底构造,其中各该突台具有相同之标称厚度,N通道元件之再结晶隐埋层较前述标称厚度为深,而P通道元件之再结晶隐埋层较前述标称厚度浅。36﹒如专利申请第35项之基底构造,其中该绝缘底质系由蓝宝石形成而N通道突台系以硼掺杂。37﹒如专利申请第34项之基底构造,其中每一元件之再结晶隐埋层系因离子物种之退火植入市产生。38﹒如专利申请第37项之基底构造,其中前述离子物种具有与前述半导体相同之元素或元素成份。39﹒如专利申请第38项之基底构造,其中前述半导体与前述离子物种均为矽。40﹒如专利申请第38项之基底构造,其中前述半导体为GaAs而前述离子物种为砷。图示简单说明图1为表示本发明步骤顺序之流程图;图2及3分别为例示离子物种植入P通道与N通道元件之部份剖面图;图4为表示在一较平导体层深度稍浅之深度进行固相晶膜时之离子植入密度图;图5为例示植入能量与剂量对离子物种植入之效应图;而图6为一FET之剖面透视图,例示由本发明所克服之寄生电晶体情况。 |
