| 主权项 |
1﹒一种资料错误之检出方法,系根据包括同位资料(paritydata)在内之复数个资料将徵候群(syndrome)s0,s1,s2,s3算出,再将该徵候群s0,s1,s2,s3各以1,,2,3(为8次之原始多项式之根)除i次或j次时如检出其商s0',s1',s2',s3'各为满足下式(s0'+s1')(s2'+s3')=(s1'+s2')^2(s0'+s2')(s2'+s3')=(s1'+s2')(s1'+s3')者时,即将前述i或j取作表错误资料之位置的数値为其特征者。2﹒一种资料错误之检出方法,系根据包括同位资料在内之复数个资料将徵候群s0,s1,S2's3,算出,当该徵候群s0,s1,s2,s3为s0=s1=s2=s3=0时即予无错误之判定,s0=s1=s2=s3≠0时,即执行将前述徵候群s0,s1,s2,s3各以1,,2,3(为8次之原始多项式之根)反复施行除法之动作及每施行该除法即将其商s0'、s1'、s2'、s3'之满足s0'=s1'=s2'=s3'≠0………(a)式(s0'+s1')(s2'+s3')=(s1'+s2')^2(s0'+s2')(s2'+s3')=(s1'+s2')(s1'+s3')……………(c)式与否检出之动作,而当前述(a)式成立时即予错误资料为1个之判定而将前述除法之次数取作表示错误资料位置之値加以保持,当前述(b)式及(c)式成立时即予错误资料为2个以上之判定而将前述除法之次数取作表示1个错误资料位置之値加以保持,并执行以前述1,,23反复施行除法之动作及每施行该除法即将其商s0'、s1'、s2'、s3'之满足前述(b)式及(c)式与否检出之动作,而当前述(b)式及(c)式及成立时即予错误资料为2个以上之判定而将前述除法之次数取作表示另一方之错误资料位値之値加以保持为其特征者。3﹒根据请求专利部份第1项或第2项所述之该种资料错误之检出方法,在其中,包括同位资料在内之复数个资料,系根据READSOLOMON符号之资料为其特征者。4﹒一种资料错误之检出电路,系具备将包括同位资料在内之复数个资料输入,将徵候群s0,s1,s2,s3算出,再将该徵候群s0,s1,s2,s3除以1,,2,3(为8次之原始多项式之根)之徵候群演算手段,及将该徵候群演算手段之执行前述1,,2,3除法之次数加以计数之计数手段,及将前述徵候群演算手段之输出信号s0'、s1'、s0'+s2'、s1'+s3'算出之加法手段,及根据前述徵候群演算手段之输出信号与前述加法手段之输出信号,将前述徵候群s0,s1,s2,s3全为「0」之状况检出之零错误检出手段,及,将s0'=s1'=s2'=s3'≠0之状况检出之单一错误检出手段,及将前述加法手段之输出信号输入,将(s0'+s1')(s2'+s3'),(s1'+s2')^2,(s0'+s2')(s2'+s3'),(s1'+s2')(s1'+s3')算出之乘法手段,及根据该乘法手段之输出,将(s0'+s1')(s2'+s3')=(s1'+s2')^2(s0'+s2')(s2'+s3')=(s1'+s2')(s1'+s3')之成立与否检出之双重错误检出手段,及藉前述单一错误检出手段之检出输出信号将前述计数手段之计数手段之计数値j保持之第1个错误位置资料保持手段,及藉前述双重错误检出手段之检出输出信号将前述计数手段之计数値i保持之第2个错误位置资料保持手段者。5﹒一种资料错误之检出电路,系具备将包括同位资料在内之复数个资料输入,将徵候群s0.s1.s2.s3算出,再将该徵候群s0.s1.s2.s3除以1.、2.3(为8次之原始多项式之根)之徵候群演出手段,及将该徵候群演算手段之执行前述1.、2.3除法之次数加以计数之计数手段,及将前述徵候群演算手段之输出信号s0'、s1'、s2'、s3'输入,将s0'+s1'、s1''+s2'、s2'+s3'、s0'+s2'、s1'+s3'算出之加法手段,及根据前述徵候群演算手段之输出信号与前述加法手段之输出信号,将前述徵候群s0'、s1'、s2',s3'全为「0」之状况检出之零错误检出手段,及,将s0'=s1'=s2'=s3≠0之状况检出之单一错误检出手段,及将前述加法手段之输出信号输入,将s0'+s1')(s2'+s3'),(s1'+s2')^2,(s0'+s2')(s2'+s3'),(s1'+s2')(s1'+s3')算出之乘法手段,及根据该乘法手段之输出信号,将s0'+s1')(s2'+s3')=(s1'+s2')^2,(s0'+s2')(s2'+s3')=(s1'+s2')(s1'+s3')之成立与否检出之双重错误检出手段,及根据前述单一错误检出手段之检出输出信号与前述双重错误检出手段之检出输出信号将前述计数手段之计数値j保持之第1个错误位置资料保持手段,及根据前述双重错误检出手段之第2次检出输出信号将前述计数手段之计数値i保持之第2个错误位置资料保持手段,及求前述计数値i与j之差之i─j算出手段,及根据前述双重错误检出手段之首先之检出输出信号将前述加法手段之输出s0'+s1'保持之s0'+s1'保持手段,及根据该s0'+s1'保持手段之输出信号s0'+s1'与前述算出手段之输出i─j将误差成份1+^i─j算出之误差算出手段者。6﹒一种资料错误之检出电路,系具备将包括同位资料在内之复数个资料输入,将徵候群s0'、s1'、s2.s3算出,再将该徵候群s0.s1.s2.s3各除以1.、2.3(为8次之原始多项式之根),而将演算输出信号s0'、s1'、s2',s3'输出之徵候群演算手段,及将前述演算输出信号s1'与s2'输入而将s1'+s2'输出之第1个加法手段,及将前述演算输出信号s2'与s3'输入而选择任一方加以输出之第1个选择手段,及将前述演算输出信号s1'与前述第1个选择手段之输出信号输入,而将s1'+s2'与s1'+s3'输出之第2个加法手段,及将前述演算输出信号s2'与s3'输入,而将s2'+s3'输出之第3个加法手段,及将前述演算输出s1'与s2'输入而选择任一方加以输出之第2种选择手段,及将前述演算输出信号s0'与前述第2个选择手段之输出信号输入,而将s1'+s2'与s1'+s3'输出之第4个加法手段,及将前述第1与第2个加法手段之输出信号输入,而将(s1'+s2')或(s1'+s2')(s1'+s3')算出之第1个乘法手段,及将前述第3及第4个加法手段之输出信号输入,而将(s0'+s1')(s2'+s3')或(s0'+s1')(s2'+s3')算出之第2个乘法手段,及将前述第1个乘法手段与第2个乘法手段之输出信号输入,而将(s0'+s1')(s2'+s3')或(s0'+s2')(s2'+s3')算出之第2个乘法手段,及将前述第1个乘法手段与第2个乘法手段之输出信号输入,而以(s0'+s1')(s2'+s3')=(s1'+s2')^2(s0'+s2')(s2'+s3')=(s1'+s2')(s1'+s3')之任一方之式成立时之时之检出输出信号控制前述第1及第2个选择手段藉以将另一方之式之成立检出之双重错误检出手段者。图示简单说明第1图所示为本发明之实施例之方块图。第2图所示为第1图所示之徵候群演算手段之具体构成方块图。第3图所示为第2图所示之^n及1/^n演算元件电路图。第4图所示为乘法手段之构成模式图。第5图所示为误差算出手段之构成电路图。第6图所示为第1图实施例之动作之时间图。 |
