| 主权项 |
1﹒一种数位分频器,用以接受输入频率(fin)之脉冲并提供输出频率(fout)之脉冲,其中fout=Y/Xfin,该分频器之特点为:X和Y皆为正整数,且0<Y/X之;第一加法器(4,6)配合以依据储存于一储存器(8)之数字符号而选择性地提供(Y)之数値或(Y)与(X)两者间之差値;第二加法器(7)配合以导出由第一加法器(4,6)所供数字与储存于储存器之数字两者之差値,该储存器(8)配合以持续储存由第二加法器(7)所导出之差,并于该第二加法器中(7)次一导出之差値期间将前一差値视为储存之数字而供至第二加法器(7),其系以自(fin)导出之速度实施;以及输出器(9)配合而依据该储存器(8)之内容以产生(fout)之脉冲,该输出装置包含一闸(9),可依据储存于该储存器(8)内之数字的符号而阻绝或通过fin脉冲。2﹒根据申请专利范围第1项之数位分频器,其中(X)及(Y)均为二进位式之数値,且第二加法器(7)乃一二进位加法器。3﹒根据申请专利范围第2项之数位分频器,其中该第一加法器含有:一多工器(4)配合以接受一値(─X)而提供该値(─X)或(0)之输出,并含一个二进位加法器(6)配合以接受多工器之输出及该値(Y);且其中该多工器(4)系由一信号所控制,该信号乃代表储存于储存器(8)中诸数元符号者。4﹒根据申请专利范围第3项之数位分频器,其中该(X)値系以(2)之补码负値而供至多工器(4)者。5﹒根据申请专利范围第1项之数位分频器,其中该储存器(8)乃一时钟脉数値销存装置。6﹒根据申请专利范围第5项之数位分频器,其中该时钟脉数値锁存装置(8)乃一D型正反暂存器,其与所接受之输入频率脉冲之下降缘同步。; |
