| 主权项 |
1﹒一种记忆体其型式为记忆位置行列配置成行与列,并设有一暂存器而前述行列之一选定行中之复数个记忆元之内容可传送至该暂存器内且资料可对一串列计时信号起反应而由该暂存器处藉一串列输出端子而被串列式输出,串列控制电路包括:一计数器,配置于一最高有效部分与一最低有效部分内,以储存一相关于前述暂存器中之一位置之値,前述计数器可接收前述串列计时信号并对该信号起反应以递增其内容;一解码器,连接至前述计数器及前述暂存器处,以依据前述计数器之最高有效部分所储存之値而选取前述暂存器中之复数个位置,一闩锁器其用以储存前述解码器所选取之复数个暂存器位置之内容;装置,连接于前述暂存器与闩锁器之间,以对一隔离控制信号起反应而选择式隔离前述闩锁器与暂存器;以及控制逻辑,连接至前述计数器之最低有效部分,以产生前述隔离装置之隔离控制信号,并前述计数器之最低有效部分起反应而递增前述计数器之预定等级组所储存之内容。2﹒如申请专利范围第1项之串列控制电路,其中前述计数器为一包含复数级之涟波计数器,每一级均具有一正反(toggle)输入,前述计数器之最低有效级可于其正反输入处接收前述串列计时信号,前述述计数器之最高有效部分之最低有效级之正反输入系连接至前述控制逻辑处,且其他每一级之正反输入则连接至次一最低有效级之输出处。3﹒如申请专利范围第2项之串列控制电路,其中前述控制逻辑对前述计数器之最低有效部分少于一溢流値起反应而显现一正反输入至前述计数器之最高有效部分之最低有效级处。4﹒如申请专利范围第2项之串列控制电路,其中前述计数器中之级另具有预设输入,及一载入赋能输入,使得每一级对一载入赋能信号起反应而以前述预设输入上逻辑状态载入。5﹒如申请专利范围第4项之串列控制电路,其中前述隔离装置对前述载入赋能信号起反应以将前述暂存器连接至闩锁器处。6﹒如申请专利范围第5项之串列控制电路,其中前述控制逻辑对前述计数器之最低有效部分到达其最大値起反应以递增前述计数器之最高有效部分。7﹒如申请专利范围第6项之串列控制电路,其中前述控制于前述计数器之最低有效部分到达前述最大値时对前述载入赋能信号起反应而被抑制递增前述预定级组之内容。8﹒如申请专利范围第1项之串列控制电路,另包含:一输出多工器,连接于前述闩锁器与串列输出端子之间,并使控制输入对前述计数器之最低有效部分之内容起反应以选取前述闩锁器中之一位置而将资料传送至前述串列输出端子处。9﹒如申请专利范围第1项之串列控制电路,其中前述计数器之最低有效部分可储存一单一位元。10﹒如申请专利范围第1项之串列控制电路,其中前述计数器之第一级储存复数个位元。11﹒如申请专利范围第1项之串列控制电路,其中前述控制逻辑对前述计数器之最低有效部分到达其最大値起反应以递增前述计数器之最高有效部分。12﹒如申请专利范围第11项之串列控制电路,其中前述控制逻辑于递增前述预定等级组之内容之前即产生前述隔离控制信号。13﹒一种记忆体,其包含:一配置成行与列之记忆位置行列;装置,连接至前述行列处,以对一行位址信号起反应而选取前述记忆位置之一行;一串列存取端子;一包含复数个位置之暂存器;装置,连接于前述行列与暂存器之间,以便将前述行列之一选定行中之复数个记忆元之内容传输至前述暂存器内;一串列计时端子其用以接收一串列计时信号;一计数器,包含复数个等级,以储存一相关于前述暂存器之一位置之値,前述计数器之最低有效级可操作式连接至前述串列计时端子处使其内容可对前述串列计时信号起反应而被递增;一解码器,连接至前述计数器及暂存器处,以对前述计数器之一预定等级组之内容起反应而选取前述暂存器之复数个位置,前述预定之等级组代表前述计数器之最高有效位元;一多工器,连接于前述暂存器与串列存取端子之间,以便在其间传送前述复数个暂存器位置中之一选定位置之内容,前述选定之暂存器位置相关于未在前述预定等级组内之计数器之剩余部分之内容;以及控制逻辑,连接至前述计数器之剩余部分处,以对前述计数器之剩余部分之内容到达一非为其溢流値之预定値起反应而递增前述计数器之预定等级组之内容。14﹒如申请专利范围第13项之记忆体,另包含:隔离装置,连接于前述暂存器与闩锁器之间,以对一隔离控制信号起反应而隔离前述闩锁器与暂存;其中前述控制逻辑亦对前述计数器之剩余部分之内容起反应以产生前述隔离控制信号。15﹒如申请专利范围第13项之记忆体,其中前述计数器之剩余部分包含一单一等于。16﹒如申请专利范围第13项之记忆体,其中前述计数器之剩余部分包含复数个等级。17﹒如申请专利范围第13项之记忆体,其中前述计数器为一涟波计数器,设于前述计数器内之等级具有一正反输入,前述计数器之最低有效等级于其正反输入处接收前述串列计时信号,前述预定组之最低有效等级之正反输入系连接至前述控制逻辑处,前述计数器之其他等级处之正反输入则连接至次一最低有效等级之输出处;以及其中前述控制逻辑对前述计数器之剩余部分之内容到达一非溢流値之预定値起反应而提供一信号至前述预定组之最低有效等级之正反输入处。18﹒如申请专利范围第17项之记忆体,其中前述控制逻辑系对一串列输入选取信号起反应以指示一串列输入模式其中前述暂存器将接收串列输入资料,处于前述串列输入模式中之控制逻辑对前述剩余部分之内容到达其溢流値起反应而用以递增前述预定等级组之内容。19﹒如申请专利范围第18项之记忆体,其中前述串列存取端子亦用以接收串列输入资料。20﹒如申请专利范围第19项之记忆体,其中前述控制逻辑包含:一最低有效位元(LSB)解码器其连接至前述计数器之剩余部分中之等级之输出处,前述解码器具有一相关于前述计数器之剩余部分中所储存之非溢流値除外之预定値之输出;以及一控制多工器,其一资料输入系连接至前述LSB解码器之输出处,而一资料输入则连接至前述剩余等级之最高有效等级之输出处,且一控制输入可接收前述串列输入选取信号,以及一输出系连接至前述预定组之最低有效位元之正反输入处,使得前述剩余等级之最高有效等级之输出在串列输入模式中系被连接至前述控制多工器之输出处,且使得前述LSB解码器之输出在未处于前述串列输入模式时系被传送至该控制多工器之输出处。21﹒如申请专利范围第19项之记忆体,其中前述计数器之剩余部分包含一单一等级。22﹒如申请专利范围第21项之记忆体,其中前述控制逻辑包含:一控制多工器,其一资料输入系连接至前述剩余等级之输出处,一资料输入系连接至前述剩余等级之输出之补数处,一输出系连接至前述预定组中之最低有效位元之正反输入处,以及一控制输入可接收前述串列输入选取信号使得前述控制多工器之输出在串列输入模式中对前述剩余等级之内容之溢流现象起反应而提供一正反信号至预定组内之最低有效位元处,且使得前述控制多工器之输出在非串列输入模式中对前述剩余等级之输出改变但非溢流之现象起反应而提供一正反信号至该预定组内之最低有效位元处。 |
