高性能处理器之分支预测

摘要

一种RISC（reduced instruction set，精简指令集）型高性能CPU采用一标准化固定指令尺度，及仅容许经简化储存器出入资枓宽度及定位址模态。指令集限于暂存器至暂存器运算及暂存器馈入／储存运算。所包括之容许使用先前建立资料结构之数元组处理指令包括进行暂存器中数元组萃取、插置及掩蔽之便利，以及非校准馈入及储存指令。提供馈入／锁定及修正／条件指令之情况容许实施自动数元组写入。藉提供一条件移动指令，甚多短分支能被一起消除。一条件移动指令试验一暂存器，如果符合此条件，将第二暂存器移至第三暂存器；此项功能可取代各短分支，因而保持指令流之顺序性。藉预测一分支之目标及根据此项预测而预取新指令，性能可被加速；分支预测原则为预测之全部前向分支不取用及预测之全部后向分支（各回路所并有）被取用。另一项性能改进利用标准化指令中未使用数元而提供用于跳越之预共目标位址识别，及跳越至次常指令或类似指令。如此，目标能在计算实际位址之前被预取及置于一暂存器。此外，跳越指令之未使用位移部份能包含界定实际跳越型式亦即跳越、跳越至之常式、自次常式转回之一栏，因此将一预测目标位址置于叠存而容许在执行指含之前预取。处理器能采用一可变储存器页尺度，故实施虚定位址之一位移暂存器之各入口能被最适宜利用。一页大小识别（granularity hint）加在页表入口，以表明此入口之页尺度。另一特点为添加一预取指令，用以在一资料段被使用之前，移动此资料段至储存器阶层构造中一较快速存取高速缓冲储存器。

主权项

1﹒一种操作一具有可由指令存取之暂存器集之处理器之方法,包括下列步骤:执行一序列指令,该指令具固定长度;检测一条件分支指令,此分支指令具有一运算码及一符号位移,该分支指令在该指令序列中并有一位址在一序列之指令位址中;作为分支预测步骤检测在该分支指令中该位移之符号;只有当该符号为正,提取该序列指令之下一指令,该下一指令在该分支指令之序列中具有一位址(如果该位移値是正的,或者是交替地),只有当该符号为负,提取一分支目标指令,而此指令具有一由该位移决定而不在该指令位址序列之位址(如果该位移値是负的)以及在提取下一指令之步骤或提取一分支目标指令之步骤已开始之后,测试于该分支指令中界定之暂存器组中之一暂存器以决定由该运算码所指定之条件。2﹒根据申请专利范围第1项之方法,其中该条件为该暂存器是否等于零。3﹒根据申请专利范围第1项之方法,其中该条件为该暂存器是否不等于零。4﹒根据申请专利范围第1项之方法,其中该条件为该暂存器是否小于零。5﹒根据申请专利范围第1项之方法,其中该条件为该暂存器是否小于或等于零。6﹒根据申请专利范围第1项之方法,其中该条件为该暂存器是否大于零。7﹒根据申请专利范围第1项之方法,其中该条件为该暂存器是否大于或等于零。8﹒根据申请专利范围第1项之方法,其中该条件为该暂存器之低位数位元是否被设定为1。9﹒根据申请专利范围第1项之方法,其中该条件为该暂存器之低位数位元是否为零。10﹒一种具有一可由指令存取之暂存器集之处理器,包含:执行一序列具有连续位址之固定长度指令之装置,并在该序列中检测一条件性分支指令,该分支指令具有一运算码及一符号位移:分支预测装置,包括:用来在该分支指令中检测该位移之符号之装置;用来(a)提取该序列之下一指令之装置,该下一指令具有一依该分支指令之顺序之位址(只有当该位移之检测符号是正的),或(b)交替地,提取一不在该序列中之分支目标指令,而该目标指令具有一出该位移所决定之位址(只有当该位移之检测符号是负的);以及于该用来提取之装置已开始提取该下一指令或该分支目标指令之后测试于该分支指令所界定暂存器组中之一暂存器以决定该运算码所指定之条件之装置。11﹒根据申请专利范围第10项之处理器,其中该条件为暂存器是否等于零。12﹒根据申请专利范围第10项之处理器,其中该条件为暂存器是否不等于零。13﹒根据申请专利范围第10项之处理器,其中该条件为暂存器是否小于零。14﹒根据申请专利范围第10项之处理器,其中该条件为暂存器是否小于或等于零。15﹒根据申请专利范围第10项之处理器,其中该条件为暂存器是否大于零。16﹒根据申请专利范围第10项之处理器,其中该条件为暂存器是否大于或等于零。17﹒根据申请专利范围第10项之处理器,其中该条件为暂存器之低位数位元是否被设定于1。18﹒根据申请专利范围第19项之处理器,其中该条件为暂存器之低位数位元是否为零。图示简单说明:图1为包括可采用本发明特点之一CPU之电脑系统之方框电路图。图2为用于图1之处理器之资料型式图。图3为图1之CPU中指令单位或I一box之方框电路图。图4为图1之CPU中整数执行单位或E一box之方框电路图。图5为图1之CPU中定位址单位或A一box之方框电路图。图6为图1之CPU中浮动小数点执行单位或F一box之方框电路图。图7为图1一6之CPU中管道作用之定时图。图8为用于图1一6之CPU之指令集之指令格式之图解。图9为用于图1一6之CPU之一虚位址之格式图解。图10为用于图1一6之CPU之一页表入口格式之图解。图11为用于图1一6之CPU之定位址移位机构之图解。