| 主权项 |
1﹒一种制造P型导电性之半导体材料之电气可抹除可程式唯读记忆体(EEPROM)元件之方法,该方法所包含之步骤有:(a)在P型半导体材料形成第一和第二隔开之第一场氧化物(FOX1)区域,用来在其间界定一个P型活动装置区域;(b)在P型半导体材料形成V型导电性之第一和第二隔开之位元线分别邻近该第一和第二FOX1区域,使第一和第二位元线在其间界定一个P型通道区域;(C)形成第一和第二隔开之第二场氧化物(FOX2)区域分别邻近该第一和第二FOX1区域,和分别重叠在该第一和第二位元线上;(a)在第一和第二FOX2区域之间之P型半导体材料上形成一层闸介质材料;(e)在闸介质材料界定一个隧道介质材料之窗,使隧道介质材料之厚度小于闸介质材料之厚度;(f)在闸介质材料上形成一层第一导料电材料,和使其延伸经过隧道介质材料进入隧道窗,用来界定该EEPROM元件的一个浮动闸极;(g)在该浮动闸极上形成一层中间介质材料;和(h)在该层中间介质材料上形成一层第二导电材料,用来界定该EEPROM元件的一个控制闸极。2﹒如申请专利范围第1项之方法,其中该第一导电材料层形成连续的延伸经过整个P型通道区域。3﹒如申请专利范围第1项之方法,其中该层第一导电材料形成只延伸经过P型通道区域之第一部份,使该层第二导电材料直接形成在闸介质材料上,重叠在该通道区域之第二部份,用以界定该EEPROM元件之内部存取电晶体之闸极。4﹒如申请专利范围第1项之方法,其中该闸介质材料和该隧道介质材料包含有矽二氧化物。5﹒如申请专利范围第4项之方法,其中该第一导电材料包含有聚矽。6﹒如申请专利范围第5项之方法,其中该中间介质材料包含有氧化物/氮化物/氧化物之复合物。7﹒如申请专利范围第6项之方法,其中该第二导电材料包含有聚矽。8﹒如申请专利范围第6项之方法,其中该第二导电材料包含有聚矽和重叠之钨矽化物。9﹒如申请专利范围第1项之方法,其中该P型半导体材料包含有P型导电性的一个阱,形成在N型导电性的一个矽基体。10﹒一种形成在P型醇电性之半导体材料之电气可抹除可程式唯读记忆体(EEPROM)元件,该EEPROM元件包含有(a)第一和第二隔开之第一场氧化物(FOX2)区域,形成在P型半导体材料,用来在其间界定一个P型活动装置区域;(b)N型导电性之第一和第二隔开之位元线,形成在P型半导体材料,分别邻近该第一和第二FOX1区域,使第一和第二位元线在其间界定一个p型通道区域;(c)第一和第二隔开之第二场氧化物(FOX2)区域,分别形成邻近该第一和第二FOX1区域,和分别重叠在该第一和第二位元线上;(d)一层闸介质材料﹒形成在第一和第二FOX2区域之间之P型半导体材料上和具有隧道介质材料的一个窗形成在其中,使隧道介质材料之厚度小于闸介质材料之厚度有矽二氧化物。14﹒如申请专利范围第13项之EEPROM元件,其中该第一导电材料包含有聚矽。15﹒如申请专利范围第14项之EEPROM元件,其中该中间介质材料包含有氧化物/氧化物/氧化物之复合物。16﹒如申请专利范围第15项之EEPROM元件,其中该第二导电材料包含有聚矽。17﹒如申请专利范围第15项之EEPROM元件,其中该第二导电材料包含有聚矽和重叠之钨矽化物。18﹒如申请专利范围第10项之EEPROM元件,其中该P型半导体材料包含有P型导电性的一个阱,形成在N型导电性的一个矽基体上。19﹒一种用以规划设计申请专利范围第10项所述之电气可抹除唯读记忆体(EEPROM)元件之方法该方法所包含之步骤有:(a)将EEPROM元件之控制闸极保持在规划设计电压;(b)将第一和第二位元线保持在低供给电压;(c)将P型半导体材料保持在低供给电压(e)一层第一导电材料,形成在该闸介质材料上,和经由隧道介质材料延伸进入隧道窗,用来界定该EEPROM元件的一个浮动闸极;(f)一层中间介质材料,形成在该浮动闸极上;和(K)一层第二导电材料,形成在该中间介质材料上,用来界定该EEPROM元件的一个控制闸极。11﹒如申请专利范围第10项之EEPROM元件,其中该第一导电材料层形成连续的延伸经过整个P型通道区域。12﹒如申请专利范围第10项之EEPROM元件,其中该层第一导电材料形成只延伸经过P型通道区域之第一部份,使该层第二导电材料直接形成在闸介质材料上,重叠在该通道区域之第二部份,用以界定该EEFROM元件之内部存取闸。13﹒如申请专利范围第12项之EEPROM元件,其中该闸介质材料和该隧道介质材料包含(d)在维持上述步骤(a)─(c)之条件之同时,将共用第一和第二位元线之相邻之EEPROM元件之控制闸极保在低供给电压;和(e)在维持上述步骤(a)─(d)之条件之同时, 将共用相同控制闸极线之相邻之EEPROM元件之第一和第二位元线保持在规剖设计电压。20﹒一种用之抹除申请专利范围第10项所述之电气可抹除唯读记忆体(EEPROM)元件之方法,该方法所包含之步骤有:(a)将EEPROM元件之控制闸极保持在低供给电压;(b)将EEPROM元件之第一和第二位元线保持在规划设计电压;(c)将P型半导体材料保持在规划设计电压;(d)在维持上述步骤(a)─(c)之条件之同时, 将共用相同控制闸极线之相邻之EEPROM元件之第一和第二元位线保持在规到设计电压;和(e)在维持上述步骤(a)─(d)之条件之同时,将共同第一和第二位元线之相邻之EEPROM元件之控制闸极保持在规划设计电压。图示简单说明:图1是剖面图,用来表示使用有另外之存取电晶体之传统式之EEPR0M元件结构图2是布置图,用来表示图1之元件结构。图3是剖面图,用来表示习知技术之EEPROM元件,它被制作在P阱上和使用有一个内部存取电晶体。图4是剖面图,用来表示三阱结构适于用以制造依照本发明之高密度EEPR0M元件阵列。图5一7是剖面图,用来表示依照本发明之高密度EEPR0M元件之制作。图8是布置图,用来表示图7之元件结构。图9是剖面图,用来表示依照本发明之高密度EEPRm元件之另一实施例。图10是布置图,用来表示图9之元件结构。图11是剖面图,用来表示当规划设计时在图7/8和图8/9之元件之规划禁止状态。图12是概略图,用来表示依照本发明之高密度EEPR0M元件陈列之一部份。 |
