全数位式进行中延时校准器

摘要

一种晶片上数位伺服方案，它可连续对一积体电路晶片上时间延迟装置加以校准，以便能够对各种参数或类似程序上的、温度上的、和电源供应器上的变动等环境变化，提供即时之调整作用。此种技术对由某一选定数目的、具有同等传播时间的同型单位延迟电路所构成之半导体延迟线，系特别有用。此种方案能够对该等单位延迟元件中之延迟值的变化，不断加以监控，并且将其延迟值与一稳定的、晶体控制参考时钟信号之周期进行比较，而在每种情况中，决定该延迟线中，究竟需要多少单位延迟元件，方能有效地使上述延迟时间之量，等于上述参考时钟信号之周期，以期达到校准该延迟线之目地。当上述装置在运作时，会有一即时数位指标数字产生，并不断对其加以更新。此一指标可用以通知或更新其他在同一积体电路基质上面的延迟值或时间基值，上述之积体电路基质，系由同型的单位延迟原件构成，以及可选择使用不同数目的单位延迟原件。因此，此种方案自然可以应用于类似时钟信号倍乘作用、脉波宽度调整作用、和其他需要精确的、调整的、数位命令控制延迟值或时间基值等应用例之某种全数位化电路内所需各种延迟调整之目地中。

主权项

1.一种可以周期性地提供能够精确代表积体电路中之传播延迟値之数位信号的方法,其包括有:发出一参考时钟信号,使其进入串列连接之单位延迟原件链接链内;在该连接链中之多数串列连接单位延迟原件的输出端提供分接头;比较此等多数输出分接头处之电压信号的相位与上述参考时钟信号的相位;以及以电子方式周期性地辨识上述之零相位分接头,此零相位分接头,系其位移与该参考时钟信号,恰相差360度之相位偏移,而使其相位十分接近零度的输出分接头。2.如申请专利范围第1项之方法,其中之比较步骤系周期性地一再重复,其速率将快至足以对可能会使上述积体电路中之传播延迟値产生变化等外界温度上的与电源供应器上的变动加以补偿,以便能够维持其精确度。3.如申请专利范围第2项之方法,其中,以电子方式周期性地辨识上述之零相位分接头的步骤,系决定于:建立一窗框区域,其系以该窗框中心处,而与该零相位分接头保持对称之位移;以及建立该窗框两边界分接头间之平均分接头数目,而决定上述之零相位分接头位置。4.如申请专利范围第3项之方法,其中,建立该平均分接头数目之步骤,系决定于:将该窗框之低边界处的分接头数目,加上该窗框之高边界处的分接头数目;以及将上述之和除以2,以建立上述之平均分接头数目。5.一种能够提供可精确代表一积体电路中之传播延迟値之数位信号的装置,包括有:输入端子,此输入端子可接受参考时钟信号;单位延迟原件串列连接链,其第一单位延迟原件系与该输入端子连接,以及每一原件有输入端与输出端;多数的分接头,每一分接头系连接一单位延迟原件,以及可提供代表该单位延迟原件之输出値的信号;与该比较电路相连接之零相位分接头定位器,其在运作时,可决定上述之零相位分接头,而使此零相位分接头与该参考时钟信号之间,恰相差360度之相位偏移,以致上述正在传播之时钟信号的相位,将十分接近零相位角的分接头。6.如申请专利范围第5项之装置,其中之零相位分接头定位器,系包括可提供代表上述所谓零相位分接头之实际位置之数位信号的装置。7.如申请专利范围第6项之装置,其中之零相位分接头定位器,尚包括有:多数的XOR(n)装置,每一此等XOR(n)装置,系与该输入端子相连接,以便能够接受该参考时钟信号,以及尚与一对应之分接头相连接,每一此等XOR(n)装置,则均具有一输出信号;可同时周期性地对每一该等XOR(n)装置之每一输出信号的二元输出値,进行取样并加以保存的装置;以及可分析上述所取样及保存之输出信号的装置,它可决定上述所取样及保存之値,由1变为0之处为该窗框低位址之分接头位址,以及可决定上述所取样及保存之値,由0变为1之处为该窗框高位址之分接头位址。8.如申请专利范围第7项之装置,其中尚包括可将该窗框低位址与窗框高位址加以平均,而决定该零相位分接头位址之装置。9.如申请专利范围第8项之装置,其中,可决定该窗框低位址与窗框高位址之装置,在响应上昇波缘信号与下降波缘信号方面,具有大体上相同的临界値,而使可能会使该窗框低位址下降的临界値变化量,将可使该窗框高位址产生等量的增加,因而上述之平均位址,大体上将不会因该临界値之变化而有所改变。10.如申请专利范围第8项所申请之装置,其中之零相位分接头定位装置,包括有可周期性地更新该零相位分接头位址之装置,此一周期性更新装置,则包括可过滤而使一新的位址値,必须要与某任一数目之先前位址相一致方可。11.如申请专利范围第8项之装置,其中之零相位分接头定位装置包括有:可串列移位之装置;一计数器,此计数器系连接一时钟信号;可使该取样及保存之XOR(n)输出値,平行载入上述可串列移位之装置内;一迁移动作侦测器,此迁移动作侦测器,系连接上述之移位装置,因而在运作中,上述之迁移动作侦测器,能够提供一可表示有(0->1)和(1->0)之迁移动作发生的输出値;以及可响应上述迁移动作侦测器之输出信号,而对上述计数器加以取样之装置,它可提供上述之窗框低位址和窗框高位址。12.如申请专利范围第7项之装置,其中,可周期性地对该等XOR(n)装置之输出信号进行取样并加以保存的装置,包括有多数个计数器装置,此种计数器则包括多数连接成二元上计数器之正反器电路,而此种计数器之输入端,则系连接至上述之一XOR逻辑闸的输出端。13.如申请专利范围第12项之装置,其中之正反器在该计数器内的数目,系大至足以提供某种滤波作用,以便少数的杂讯触发动作,不致使上述之计数器填满。14.如申请专利范围第6项之装置,其中之零相位分接头定位装置尚包括有:多数个逻辑闸电路,每一此等多数的逻辑闸电路,均系连接一对应的分接头和上述之输入端子,以便能够接受该参考时钟信号,而每一该等多数的逻辑闸电路,均具有一输出信号;可同时周期性地对每一该等逻辑闸电路输出端之每一输出信号的二元输出値,进行取样并加以保存的装置;以及可分析上述所取样及保存之输出信号的装置,它可决定上述所取样及保存之値,由1变为0之处为该窗框低位址之分接头位址,以及可决定上述所取样及保存之値,由0变为1之处为该窗框高位址之分接头位址。15.如申请专利范围第14项之装置,其中尚包括有可将该窗框低位址与窗框高位址加以平均,而决定该零相位分接头位址之装置。16.如申请专利范围第15项之装置,其中,可决定该窗框低位址与窗框高位址之装置,在响应上昇波缘信号与下降波缘信号方面,具有大体上相同的临界値,而使一会使该窗框低位址下降的临界値变化量,将可使该窗框高位址产生等量的增加,因而上述之平均位址,大体上不会因该临界値之变化而有所改变。第1图系以方块图形式,来例示可在依本发明所制之一积体电路中执行延迟侦测的实施例;第2图系以方块图,来显示上述之延迟线、相位比较阵列、和该-相位窗框之形成的某些细节;第3图系以时序图,来例示上述出自该延迟线之不同单位延迟级段之输出端的相位偏移参考时钟信号,以及上述出自该相位比较器阵列之XOR逻辑闸之输出端的最后信号波形;第4图系可例示该零相位位址侦测程序之时序图;第5图系用以显示该零相位位址侦测控制区块之逻辑完成图;第6图系更