| 主权项 |
1.一种快闪EEPROM记忆体IC的制造方法包括下列步骤:提供一矽基底,其具有场区氧化层区隔出元件区;在矽基底的元件区中形成源极/汲极区;在矽基底上长一层隧穿氧化层;在隧穿氧化层上沈积一浮动闸极层;在浮动闸极层上形成一绝缘层;利用一光罩上光阻,覆盖住预定的浮动闸极区域,并将暴露出的绝缘层、浮动闸极层、和隧穿氧化层蚀刻掉,形成浮动闸极,再将光阻去除;长一层薄的热氧化层;以化学气相沈积方式,沈积一层CVD氧化层;沈积一控制闸极层,并蚀刻成型为字元线控制闸极;以及提供适当的金属导线,以连接元件形成所要的EEPROM记忆体IC。2.如申请专利范围第1项所述之快闪EEPROM记忆体IC的制造方法,其中在浮动闸极层上形成一绝缘层的步骤,系利用一ONO结构制程所达成的。3.如申请专利范围第2项所述之快闪EEPROM记忆体IC的制造方法,其中该ONO结构制程包牯形成厚约50-80的底层氧化层;形成厚的的中间层矽氮化物;以及形成厚约30的上层氧化层。4.如申请专利范围第1项所述之快闪EEPROM记忆体IC的制造方法,其中在沈积该浮动闸极层的步骤中,包括沈积一复晶矽层,并掺入杂质。5.如申请专利范围第1项所述之快闪EEPROM记忆体IC的制造方法,其中在沈积该控制闸极层的步骤中,包括沈积一复晶矽层,并掺入杂质。6.如申请专利范围第3项所述之快闪EEPROM记忆体IC的制造方法,其中该CVD氧化层的厚度约为100-200,该热氧化层的厚度则约为-。第1图是一种传统浮动闸电晶体结构布局示意图。第2a图是一种传统分离闸极EEPROM记忆格的结构布局示意图。第2b图是第2a图所示记忆格结构的等效电路图。第3图显示第2a图的结构较接近于实际形状的示意图。第4a至4d图是依照本发明一较佳实施例,一种快闪EEPROM记忆体IC的制造方法的流程示意图。第5图颢示 |
