| 主权项 |
1. 一种半导体晶片,包括:一第一,一第二及一第三电源栅;一垫座;以及一ESD保护电路,包括一第一,一第二,及一第三电路单元,每一该电路单元均连接至该垫座及一对该第栅轨,该保护电路系在该垫座与每一该等栅轨之间提供ESD保护。2. 根据申请专利范围第1项所述之半导体晶片,其中系将该第一电源栅连接至片外驱动器的地线,将该第二电源栅连接至地线,以及将该第三电源栅接至Vdd。3. 根据申请专利范围第1项所述之半导体晶片,其中该电路单元包括与一pnp电晶体并联之一第一二极体,以及与一npn电晶体并联之一第二二极体。4. 根据申请专利范围第1项所述之半导体晶片,其中系将该垫座连接至一输入电路与一输出电路中之一条。5. 根据申请专利范围第1项所述之半导体晶片,其中该ESD保护电路系以一种顺向偏压模式在该垫座与供正向及负向两个ESD脉波用的每一该等栅轨之间提供ESD保护。6. 根据申请专利范围第1项所述之半导体晶片,其中每一电路单元均连接至一对该等不同栅轨。7. 一种半导体晶片,包括:n个电源栅,n大于2;一垫座;以及一ESD保护电路,该电路将该垫座与每一该等栅轨连接起来并以一种顺向偏压模式在该垫座与供正向及负向两个ESD脉波用的每一该等栅轨之间提供ESD保护。8. 根据申请专利范围第7项所述之半导体晶片,其中系将该第一电源栅连接至片外驱动器的地线,将该第二电源栅接地,以及将该第三电源栅连接至Vdd。9. 根据申请专利范围第7项所述之半导体晶片,其中该电路单元包括与一pnp电晶体并联之一第一二极体以及与npn电晶体并联之一第二二极体。10. 根据申请专利范围第7项所述之半导体晶片,其中该垫座被连接至一输入电路与一输出电路中之一条。11. 一种半导体晶片,包括:一第一,一第二,及一第三电源栅;以及一ESD保护电路,该电路包括:连接至该等第一及第二栅轨之一第一电路单元;连接至该等第一及第三栅轨之一第二电路单元,与连接至该等第二及第三栅轨之一第三电路单元,以及每一该电路单元均系以一种顺向偏压模式在供正向与负向两个ESD脉波的每一该等栅轨之间提供ESD保护。12.根据申请专利范围第11项所述之半导体晶片,其中系将该第一电源栅连接至片外驱动器的地线,将该第二电源栅接地,以及将该第三电源栅连接至Vdd。13. 根据申请专利范围第11项所述之半导体晶片,其中该电路单元包括与一pnp电晶体并联之一第一二极体以及与NPN电晶体并联之一第二二极体。14. 一种半导体晶片,包括:连接至片外驱动器之一第一电源栅,连接至地线之一第二电源栅,以及连接至Vdd之一第三电源栅;与一ESD保护电路,该电路包括:连接至该第一栅轨及该第二栅轨之一第一电路单元;该第一电路单元包括与一PNP电晶体并联之一第一二极体:以及连接至该第一栅轨及该第三栅轨之一第二电路单元,该第二电路单元包括与一NPN电晶体并联之一第二二极体:每一该电路单元均系以一种顺向偏压模式在供正向及负向两个ESD脉波的每一该等栅轨之间提供ESD保护,当该晶片为可操作时,每一该单元均系在该第一栅轨与该第二及第三栅轨中之一个栅轨之间更提供至少Vdd加上一个二极体顺向电压的杂讯隔离。15. 根据申请专利范围第14项所述之半导体晶片,其中该电路单元乃系当该晶片为可操作时更就一种极性提供一个二极体崩溃电压的杂讯隔离。16. 一种ESD保护电路包括一第一二极体,一pnp电晶体,一第二二极体,与一npn电晶体。17. 一种半导体晶片,包括:一基质;一第一,一第二,及一第三电源栅;一垫座;以及一ESD保护电路包括经由场效电晶体所偏压之一第一源,因而,在当该垫座电压升至一栅轨电压以上时的正常操作期间内未将该ESD电路施以顺向偏压。18. 根据申请专利范围第17项所述之半导体晶片,其中该第一电源栅被连接至片外驱动器的地线,该第二电源栅被连接至地线,以及该第三电源栅被连接至Vdd。19.根据申请专利范围第17项所述之半导体晶片,其中该垫座被连接至一输入电路及一输出电路中之一条。20. 根据申请专利范围第17项所述之半导体晶片,其中该场效电晶体以其闸极连接至该垫座,以其源极连接至VDD,并以其汲极连接至该第一井,该结构更包括:连接至该垫座之一第二井;以及连接至该第一,第二,及第三栅轨中之一个之一第三井。21. 根据申请专利范围第20项所述之半导体晶片,其中该等第一,第二,及第三井分别为第一,第二,及第三n型井以及该场效电晶体(FET)为一PFET,该结构更包括:以其射极连接至该垫座之一横向PNP,并以基极连接至该第一n型井及以其集极连接至该等第一,第二,与第三栅轨中之一个;一NPN电晶体,以其射极连接至该第一与第三栅轨中之一个,以其基极连接至基质,并以其集极连接至该垫座;一NPN电晶体,以其射极连接至该第一n型井,以其基极连接至基质,并以其集极连接至垫座;以及连接在垫座与基质之间的一二极体。22. 根据申请专利范围第21项所述之半导体晶片,其中该二极体为该第二n型井与基质之间的接面。23. 一种半导体晶片,包括:一基质;一第一,一第二,及一第三电源栅,以及一条具有该等栅轨与一第一井的电路,该第一井经由一场效电晶体施以偏压,该电路实质上系防止一直流电流流过无关加至每一栅轨电压之该等栅轨之间的装置。24. 根据申请专利范围第23项所述之半导体晶片,其中系将该第一电源栅轨连接至片外驱动器的地线,将该第二电源栅轨接地,以及将该第三电源栅轨连接至Vdd。25.根据申请专利范围第23项所述之半导体晶片,其中该电路提供该三条栅轨之间的ESD保护。26. 根据申请专利范围第23项所述之半导体晶片,其中该场效电晶体,以其闸极连接至该第一栅轨,以其源极连接至Vdd,并以其汲极连接至该第一井,该结构更包括:连接至该第一栅轨之一第二井;连接至该等第一,第二,及第三栅轨中之一条之一第三井。27. 根据申请专利范围第26项所述之半导体晶片,其中该等第一,第二,及第三栅轨分别为第一,第二,及第三n型井,及该场效电晶体为一PFET,该结构更包括:一横向PNP,以其射极连接至该第一栅轨,以其基极连接至该第一n型井,并以其集极连接至该等第一,第二,及第三栅轨中之一条;一NPN电晶体,以其射极连接至该第一,第二,及第三栅轨中之一条,以其基极连接至基质,并以其集极连接至该第一栅轨;一NPN电晶体,以其射极连接至该第一n型井,以其基极连接至基质,并以其集极连接至该第一栅轨;以及连接在该第一栅轨与基质之间之一二极体。28. 根据申请专利范围第27项之半导体晶片,其中该二极体为该第二n型井与基质之间的接面。图示简单说明:图1为先行技术之一双二极体ESD保护电路的示意图。图2为采用串联二极体之一先前技术ESD保护电路的示意图。图3为一条采用一偏压源之先前技术片外驱动器电路的示意图。图4为一半导体装置的示意图,该装置包含采用一自给偏压井之本发明较佳实施例之一输入保护电路。图5为图4电路之一电气线路图。图6为一项具有电源对电源ESD网路之双轨ESD实施例之一电气线路图。图7为一条三轨ESD网路的电气线路图。图8为本发明之一项三轨并合SCR/双二极体实施例的示意图。图9为本发明之一项三轨并合LVTSCR/双二极体实施例的示意图。图10为本发明之一项三轨横向PNP/双二极体实施例的示意图。图11为本发明之一项三轨并合横向PNP/三个二极体实施例 |
