| 主权项 |
2. 一种半导体记忆装置,于既定的动作模式,将来自同时被选择之复数记忆单元的复数读取资料依序以与行位址闪控信号之变化的周期同步之方式输出;而上述半导体记忆装置包括:记忆单元行列,具有配置成行列状的复数记忆单元;行选择装置,响应上述行位址闪控信号第一活性化转移,而同时选择来自外部的位址信号所指定之上述记忆单元行列的复数行;复数读取放大装置,分别将上述复数行中对应之行之记忆单元的资料放大;闩扣装置,接收上述复数读取放大装置的输出而保持之;资料输出装置,接收上述闩扣装置的输出,并响应上述行位址闪控信号的活性化转移,而依序输出之;输出驱动装置,接收上述资料输出装置的输出,并响应输出缓冲器活性化信号,而输出对应于外部的信号;以及输出缓冲器控制装置,响应上述行位址闪控信号的第一非活性化转移,而输出上述输出缓冲器活性化信号。3. 如申请专利范围第2项所述之半导体记忆装置,其中,上述第一活性化转移和上述第一非活性化转移系包含于上述行位址闪控信号的同一周期。4. 如申请专利范围第2项所述之半导体记忆装置,其中,上述输出缓冲器控制装置包括:输出装置,响应上述行位址闪控信号的上述第一非活性化转移,而输出活性的内部输出控制信号;以及保持装置,于来自外部的读取动作控制信号及上述内部输出控制信号均为活性的期间,检测上述行位址闪控信号的活性化,而将上述输出缓冲器控制信号保持于活性状态。5. 一种半导体记忆装置,包括:记忆单元行列,具有配置成行列状的复数记忆单元;同步信号产生装置,与行位址闪控信号的活性化转移同步,而产生具有既定之脉波长度的内部时钟信号;行选择装置,于上述内部时钟信号的活性化时被活性化,并依据行位址信号而同时选择上述记忆单元行列的复数行;以及资料输出入装置,于上述复数行中分别对应之行的记忆单元与外部之间,以与上述内部时钟信号的活性化同步之方式依序施实资料的接送。6. 一种半导体记忆装置,包括:记忆单元行列,具有配置成行列状的复数记忆单元;同步信号产生装置,与行位址闪控信号的活性化转移同步,而产生具有既定之脉波长度的内部时钟信号;行选择装置,于上述内部时钟信号的活性化时被活性化,并依据行位址信号而同时选择上述记忆单元行列的复数行;复数读取放大装置,分别将上述复数行中对应之行之记忆单元的资料放大;以及输出控制装置,与上述内部时钟信号的活性化同步,而依序输出由上述复数读取放大装置所放大的资料。7. 一种半导体记忆装置,于既定的动作模式,将来自同时被选择之复数记忆单元的复数读取资料依序以与行位址闪控信号之变化的周期同步之方式输出;而上述半导体记忆装置包括:记忆单元行列,具有配置成行列状的复数记忆单元;同步信号产生装置,与行位址闪控信号的活性化转移同步,而产生具有既定之脉波长度的内部时钟信号;行选择装置,响应上述内部时钟信号的第一活性化转移,而同时选择来自外部的位址信号所指定之上述记忆单元行列的复数行;复数读取放大装置,分别将上述复数行中对应之行之记忆单元的资料放大;闩扣装置,接收上述复数读取放大装置的输出而保持之;以及输出控制装置,接收上述闩扣装置的输出,并响应上述内部时钟信号之上述第一活性化转移后的活性化转移,而依序输出至外部。8. 如申请专利范围第7项所述之半导体记忆装置,其中,上述同步信号产生装置包括:逻辑电路,具有第一和第二输入节点,并响应朝其中之一者之输入节点之输入信号的活性化,而使输出信号反相;以及延迟电路,接收上述行位址闪控信号,并延迟依据上述既定之脉波长度的时间而输出至上述第一输入节点;且将上述行位址闪控信号输入至上述第二输入节点。9. 一种半导体记忆装置,包括:记忆单元行列,具有配置成行列状的复数记忆单元;同步信号产生装置,与行位址闪控信号的活性化转移同步,而产生具有既定之脉波长度的内部时钟信号;行选择装置,于上述内部时钟信号的活性化时被活性化,并依据行位址信号而同时选择上述记忆单元行列的复数行;复数读取放大装置,分别将上述复数行中对应之行之记忆单元的资料放大;资料输出装置,与上述内部时钟信号的活性化同步,而依序将上述复数读取放大装置所放大的资料传送给输出缓冲器;以及输出缓冲器控制装置,回应上述内部时钟信号之一者之从活性状态朝非活性状态的转移,而使上述输出缓冲器活性化。10. 一种半导体记忆装置,于既定的动作模式,将来自同时被选择之复数记忆单元的复数读取资料依序以与行位址闪控信号之变化的周期同步方式输出;而上述半导体记忆装置包括:记忆单元行列,具有配置成行列状的复数记忆单元;同步信号产生装置,与行位址闪控信号的活性化转移同步,而产生具有既定之脉波长度的内部时钟信号;行选择装置,响应上述内部时钟信号的第一活性化转移,而同时选择来自外部的位址信号所指定之上述记忆单元行列的复数行;复数读取放大装置,分别将上述复数行中对应之行之记忆单元的资料放大;闩扣装置,接收上述复数读取放大装置的输出而保持之;资料输出装置,接收上述闩扣装置的输出,并响应上述内部时钟信号的活性化转移,而依序输出之;输出驱动装置,接收上述资料输出装置的输出,并响应输出缓冲器活性化信号,而输出对应于外部的信号;以及输出缓冲器控制装置,响应上述内部时钟信号的第一非活性化转移,而输出上述输出缓冲器活性化信号。11.如申请专利范围第10项所述之半导体记忆装置,其中,上述第一活性化转移和上述第一非活性化转移系包含于上述行位址闪控信号的同一周期。图示简单说明:第1图系显示实施之形态1之半导体记忆装置100之构造的概略方块图。第2图系显示实施之形态1之半导体记忆装置之记忆单元行列及IO线对之构造的重要部份电路图。第3图系显示资料读取电路及输出电路之构造的概略方块图。第4图系显示输出电路及输出缓冲器控制电路的电路方块图。第5图系显示第4图所示之输出电路及输出缓冲器控制电路之动作的时序图。第6图系显示实施之形态1之半导体记忆装置之管式讯冲EDO模式之读取动作的时序图。第7图系显示延迟电路215之构造的电路方块图。第8图系说明延迟电路215之动作的时序图。第9图系显示实施之形态2之半导体记忆装置之感测放大器+IO电路之构造的重要部份电路方块图。第10图系显示实施之形态2之半导体记忆装置之管式讯冲EDO模式之读取动作的第一时序图。第11图系显示读取动作的工作比劣化之场合之动作的时序图。第12图系显示实施之形态2之内部时钟产生电路900之构造的电路方块图。第13图系显示第12图所示之内部时钟产生电路900之动作的第一时序图。第14图系显示第12图所示之内部时钟产生电路900之动作的第二时序图。第15图系显示实施之形态2之半导体记忆装置之写入动作的时序图。第16图系显示实施之形态2之半导体记忆装置之输入电路的电路方块图。第17图系用以说明输入电路之动作的时序图。第18图系说明实施之形态2之半导体记忆装置之写入动作的第一时序图。第19图系说明实施之形态2之半导体记忆装置之写入动作的第二时序图。第20图系显示于实施之形态3之半导体记忆装置之管式讯冲EDO模式时之读取动作的时序图。第21图系显示于习知半导体记忆装置之管式讯冲EDO模式时之读取动作的时序图。第22图系说明于习知半导体记忆装置中周期时间减少之场 |
