| 主权项 |
2. 如申请专利范围第1项所述之重组具有缺陷之分区器积体电路记忆体阵列之方法,分割的步骤包括排列位址解码器使另一分区器取代有缺陷之分区器,两者在N个位址位元中有N-m个位址位元相同,其中m介于1与N-1之间。3. 如申请专利范围第1项所述重组具有缺陷之分区器积体电路记忆体阵列之方法,分割的动作包括排列位址解码器以致能第一子设定之分区器、禁能第二子设定之分区器,两者在N个位址位元中有p个位址位元相同,排列位址解码器使一第二子设定分区器取代第一子设定中有缺陷之分区器,两者在其余N-p个位址位元中至少有1个位址位元相同,其中p介于1与N-1之间。4. 如申请专利范围第1项所述重组具有缺陷之分区器积体电路记忆体阵列之方法,其中记忆阵列系由悬浮闸极记忆细胞所组成,加一负电压至连接悬浮闸极记忆细胞之字元线为进行程式规划之必要动作,分割的动作包括禁能分区器,避免其接受此负电压。5. 如申请专利范围第1项所述重组具有缺陷之分区器积体电路记忆体阵列之方法,其中包括一连接位址解码器之排列储存,分割的动作包括在排列储存器上储存其排列资料。6. 一种重组具有缺陷之分区器积体电路记忆阵列之架构,包括:一包括数分区器之记忆阵列;一记忆位址之解码器,可存取分区器内记忆细胞之値;一可程式规划之回路,执行排列解码器之动作,使某一些子设定内之分区器禁能而其它分区器维持其顺序定址之存取。7. 如申请专利范围第6项所述之重组具有缺陷之分区器积体电路记忆体阵列之架构,其中记忆阵列中之分区器在记忆阵列中共占N个位址位元,被禁能之分区器在N个位址位元中有m个位址位元是相同的,其中m介于1与N-1之间。8. 如申请专利范围第6项所述之重组具有缺陷之分区器积体电路记忆体阵列之架构,其中记忆阵列中之分区器在记忆阵列中共占N个位址位元,其中程式规划逻辑回路可分割阵列为第一子设定与第二子设定,第一子设定与第二子设定均占p个位址位元,但两者之値不同,在顺序定址时,第二子设定分区器取代有第一子设定有缺陷之分区器,两者在其余N-p个位址位元中至少有1个位址位元相同,其中p介于1与N-1之间。9. 如申请专利范围第8项所述之重组具有缺陷之分区器积体电路记忆体阵列之架构,其中p等于1。10. 如申请专利范围第8项所述之重组具有缺陷之分区器积体电路记忆体阵列之架构,其中N大于等于4。11.如申请专利范围第6项所述之重组具有缺陷之分区器积体电路记忆体阵列之架构,包括:一字元线触发器,其具有两种选择模式,第一种模式为加一正电压或称第一参考电压去触发字元线,第二种模式为加一负电压或称第二参考电压去触发字元线;一逻辑回路,防止负电压加在被禁能分区器之字元线上。12. 如申请专利范围第6项所述之重组具有缺陷之分区器积体电路记忆体阵列之架构,其中可程式规划线路包括一由悬浮闸记忆细胞组成之排列储存器用以储存排列値。13. 一种重组具有缺陷之分区器积体电路记忆体阵列之架构,包括:由悬浮闸记忆细胞组成之阵列,包括数个分区器,分区器在记忆体中占N个位址位元,此N个位址位元可区分为m位址位元与N-m位址位元两子区域;一进行读取、程式规划、抹除之装置,其中包含加一负电压至连接悬浮闸记忆细胞之字元线即可进行程式规划之动作;一记忆位址之解码器,可存取分区器内记忆细胞之値;一可程式规划之回路,执行排列解码器之动作,使某一子设定之分区器禁能而其它分区器维持其顺序定址之存取,其中程式规划回路包括一逻辑可分割阵列为第一子设定与第二子设定,第一子设定在N个位址位元中有m个特定位元,第二子设定在N个位址位元中有m个特定位元,两者之m値不同,在顺序定址时,第二子设定分区器取代有第一子设定中有缺陷之分区器;一逻辑回路,其阻止负电压加到禁能分区器之字元线。14. 如申请专利范围第13项所述之重组具有缺陷之分区器积体电路记忆体阵列之架构,其中欲取代分区器与有缺陷之分区器,两者在N个位址位元中之N-m个位址位元,至少有一个相同。15. 如申请专利范围第14项所述之重组具有缺陷之分区器积体电路记忆体阵列之架构,其中m等于1。16. 如申请专利范围第15项所述之重组具有缺陷之分区器积体电路记忆体阵列之架构,其中N大于等于4。17.如申请专利范围第13项所述之重组具有缺陷之分区器积体电路记忆体阵列之架构,其中可程式规划回路包括一由悬浮闸记忆细胞组成之排列储存器,用以储存排列値。图示简单说明:图一系本发明具有数个分区器与排列储存器方块图。图二及图三系本发明实施例排列记忆体之逻辑纪录。图四系本发明应用图一之方块图于快门闪式电气抹除可程式规划之唯读记忆体阵列之线路图。图五系图一之实施例中字元线触发器之扩大图。其中当进行程式规划时,字元线触发器加一负电压至字元线。图六系对应图一中位址位元A16-A18之前置解码器之逻辑线路图。图七系对应图一中位址位元A19之前置解码器之逻辑线路图。图八系阵列上半部的分区器解码器之逻辑线路图。图九系阵列下半部的分区器解码器之逻辑线路图。图十系连接图九分区器解码器之控制逻辑线路图。 |
