| 主权项 |
1. 一种减少处理器的指令派发执行时间之方法,该处理器包含一接收指令之快取记忆体、及复数个自该快取记忆体接收指令之执行单元,该方法包含下列各步骤:(a) 在各指令进入该快取记忆体之前,先以一预定格式将该等指令重新排序;(b) 将资讯储存在与指令重新排序有关的快取记忆体中;以及(c) 根据该预定的格式,将经过重新排序的指令提供给适当的执行单元。2. 根据申请专利范围第1项之方法,其中该等指令包含分支指令、载入指令、浮点指令、及定点指令。3.根据申请专利范围第2项之方法,其中系以自左到右之顺序将该等指令放在快取记忆体的每一快取线中。4. 根据申请专利范围第2项之方法,其中该预定格式包含:将第一分支线放在快取线中最左方的位置,并将第一载入指令放在快取线中最右方的位置。5. 根据申请专利范围第2项之方法,其中该重新排序步骤(a)又包含下列各步骤:(a1) 输入该等指令;(a2) 决定次一指令是否为一分支指令;如果该指令为一分支指令;(a3) 将该指令放在次一分支指令位置,然后回到步骤(a1);如果该次一指令并非一分支指令;(a4) 决定该次一指令是否为一载入指令;如果该次一指令为一载入指令;(a5) 将该指令放在次一载入指令位置,然后回到步骤(a1);如果该次一指令并非一载入指令;(a6) 决定该次一指令是否为一浮点指令;如果该次一指令是一浮点指令;(a7) 将该指令放在次一浮点指令位置;如果该次一指令并非一浮点指令;以及(a8) 将该次一指令放在快取线中次一可用之位置。6. 根据申请专利范围第2项之方法,其中该重新排序步骤又包含下列各步骤:(a1) 找出第一分支指令、第一载入指令、及第一指令;(a2) 将该第一指令、第一分支指令、及第一载入指令放在快取线中适当的位置。7. 一种减少处理器中指令派发执行时间之系统,包含:一预先派发单元,用以按照一预定格式接收指令,并提供重新排序资讯;一快取记忆体,用以自该预先派发单元接收重新排序资讯、及经过重新排序之指令;以及复数个执行单元,用以根据该预定格式接收该等经过重新排序之指令。8. 根据申请专利范围第7项之系统,其中该等指令包含分支指令、载入指令、浮点指令、及定点指令。9.根据申请专利范围第8项之系统,其中系以自左到右之顺序将该等指令放在快取记忆体的每一快取线中。10. 根据申请专利范围第8项之系统,其中该预定格式包含:将第一分支线放在快取线中最左方的位置,并将第一载入指令放在快取线中最右方的位置。图示简单说明:图1是用于一处理器的传统指令派发系统之方块图。图2是以预先派发格式储存指令的系统第一实施例之流程图。图3是以预先派发格式将指令储存在快取记忆体的系统第二实施例之流程图。图4是将若干快取线的指令派发到快取记忆体之前的指令重新排序表。 |
