| 主权项 |
1.一种积体电路,包含:多数个具有第一与第二极板的记忆体晶胞电容,该第一极板形成为共同极板;连接至该多数个记忆体晶胞电容与一数位线的多数个存取装置,每一装置用以将该多数个记忆体晶胞电容之一的第二极板选择性地连接至该数位线;以及选择性地连接至该数位线之感测放大器电路,具有选择性地连接至该共同极板之参照节点。2.如申请专利范围第1项之积体电路,更包含:电气性地位于该感测放大器电路参照节点与该共同极板之间的一绝缘电路,用以将该感测放大器选择性地连接至该共同极板。3.如申请专利范围第1项之积体电路,更包含使感测放大器电路平衡用的平衡电路。4.如申请专利范围第3项之积体电路,其中该平衡电路包含一电晶体,其源极连接至该参照节点且其汲极连接至该感测放大器电路的第二节点。5.如申请专利范围第3项之积体电路,其中该平衡电路包含一电晶体,其源极连接至该参照节点且其汲极连接至该数位线。6.如申请专利范围第3项之积体电路,其中该平衡电路包含连接至该数位线的一偏压电路。7.如申请专利范围第1项之积体电路,更包含:电气性地位于该感测放大器电路第二节点与该数位线之间的一绝缘电路,用以将该感测放大器电路选择性地连接至该数位线。8.一种动态记忆体积体电路,包含:多数个具有第一与第二极板的记忆体晶胞电容,该第一极板形成为共同极板;多数个其闸极连接至字组线的存取电晶体,每一电晶体用以将该多数个记忆体晶胞电容之一的第二极板选择性地连接至一数位线;具有第一节点与第二节点的感测放大器;电气性地位于该感测放大器的第一节点与该共同极板之间的绝缘电路,用以使该感测放大器选择性地连接至该共同极板;以及电气性地位于该感测放大器的第二节点与该数位线之间的绝缘电路,以便使该感测放大器选择性地连接至该数位线。9.如申请专利范围第8项之动态记忆体积体电路,更包含连接于该感测放大器第一节点与第二节点之间的平衡电路。10.如申请专利范围第8项之动态记忆体积体电路,更包含使该感测放大器平衡用的的平衡电路。11.如申请专利范围第10项之动态记忆体积体电路,其中该平衡电路包含一电晶体,其源极连接至该第一节点且其汲极连接至该感测放大器电路的第二节点。12.如申请专利范围第10项之动态记忆体积体电路,其中该平衡电路包含一电晶体,其源极连接至该第一节点且其汲极连接至该数位线。13.一种感测储存于动态记忆体晶胞内的资料之方法,该方法包含诸步骤:将感测放大器第一节点连接至共同极板参照电压;将感测放大器第二节点电气连接至数位线;传送介于共同极板参照电压与数位线电压之间的电压差;以及利用感测放大器感测该电压差。14.一种感测储存于多数个具有第一极板与共同极板的动态记忆体晶胞电容内的资料之方法,该方法包含诸步骤:使其第一节点选择性地连接至该共同极板且其第二节点选择性地连接至数位线之感测放大器电路平衡;使该感测放大器电路第一节点电气绝缘于该共同极板;以及感测储存于动态记忆体晶胞电容内的资料。15.如申请专利范围第14项之方法,其中感测储存于动态记忆体晶胞电容内的资料之步骤更包含诸步骤:将一动态记忆体晶胞电容选择性地连接至该数位线;使该感测放大器电路第二节点电气绝缘于所选取的记忆体晶胞电容;以及利用感测放大器电路感测在该第一节点与该第二节点之间的电压差。16.如申请专利范围第14项之方法,其中使感测放大器电路平衡的步骤包含诸步骤:使其源极连接至该第一节点且其汲极连接至该第二节点的电晶体致动;以及使该第一节点连接至该共同极板。17.如申请专利范围第14项之方法,其中使感测放大器电路平衡的步骤包含诸步骤:使该第二节点电气绝缘于该数位线;使其源极连接至该第一节点且其汲极连接至该数位线的电晶体致动;使该第二节点电气连接至该数位线;以及使该第一节点连接至该共同极板。图示简单说明:第一图是相关的记忆体感测电路之结构图;第二图是第一图之感测电路的时序图;第三图是本发明之感测电路的结构图;第四图是第三图中电路的时序图;第五图是本发明之感测电路的另一结构图;第六图是第五图中电路的时序图;第七图是感测操作的详细图示;第八图是相关的记忆体电路之简化的布线图;以及第九图是将本发明纳入的记忆体电路之简化的布线图。 |
