于顶阶层金属及一梯阶中之熔丝

摘要

一熔丝链路16于多阶层导体积体电路10中图案化金属导体之顶阶层的一部分形成。氧化物材料26之沉积层覆盖熔丝链路。自诸如电射36之辐射能量予以导引通过氧化物材料26以加热及打开熔丝链路16。沉积的保护氧化物及PIX层然后覆盖熔丝链路及氧化物材料层。藉由设置熔丝链路16及接合垫22，其系自不同阶层传导材料之顶层制成，可避免一道光处理步骤。全面性蚀刻然后露出接合垫22而保留熔丝链路16覆盖着。熔丝链路可形成于梯阶38之下部，或接合垫22可形成于诸如一群记忆体胞元之上部。接合垫22及熔丝链路16也可以与其它处理程序形成于同一阶层上。

主权项

1.一种积体电路,包括:A.一半导体材料之基体;B.一图案化之复晶矽层,形成于基体之上且与基体绝缘;C.一第一图案化金属层,形成于图案化之复晶矽层之上且与图案化之复晶矽层绝缘;D.一图案化金属之顶层,形成于该第一图案化金属层之上,至少一图案化金属之顶层的熔丝部分形成熔丝链路;以及E.一氧化物层,至少形成于图案化金属之顶层的熔丝部分之上。2.如申请专利范围第1项之积体电路,其中图案化金属之顶层包含至少一接合部分形成实质上不具任何氧化物层之接合垫。3.如申请专利范围第1项之积体电路,包含一保护的氧化物氮化物层于该氧化物层之上,及一PIX层于该保护的氧化物氮化物层之上。4.如申请专利范围第1项之积体电路,其中图案化金属之顶层包含至少一接合部分形成实质上不具任何氧化物层之接合垫,该接合部分及该熔丝部分各具有一顶表面,且该接合部分之顶表面系位于该熔丝部分之顶表面之上的阶层。5.如申请专利范围第4项之积体电路,包括一虚记忆体胞元结构安置于接合部分之下,以将接合部分提高于熔丝部分之上。6.如申请专利范围第1项之积体电路,其中图案化金属之顶层包含至少一接合部分形成实质上不具任何氧化物层之接合垫,且该接合垫予以形成多个、并列之金属片与熔丝部分存在于同一阶层上。7.如申请专利范围第1项之积体电路,其中图案化金属之顶层包含至少一接合部分形成实质上不具任何氧化物层之接合垫,且该接合垫与熔丝部分存在于同一阶层上。图示简单说明:图一a及一b各表示于施加雷射光束至熔丝链路期间及之后,具有习知熔丝配置之积体电路形式化垂直截面图;图二a及二b各表示于施加雷射光束至熔丝链路期间及之后,具有习知熔丝配置之积体电路形式化垂直截面图;图三a及三b各表示于施加雷射光束至熔丝链路期间及之后,具有本发明之熔丝配置之积体电路形式化垂直截面图;图四a,四b及四c为描示形成一梯阶之处理步骤的形式化侧截面图;图五a,五b及五c为描示第一平坦化程序之处理步骤的形式化侧截面图;图六a,六b及六c为描示第二平坦化程序之处理步骤的形式化侧截面图;图七a,七b为描示接合垫及熔丝链路于同一阶层上的形式化侧截面图;图八a及八b为描示于虚记忆体胞元结构之上形成一梯阶的形式化侧截面图;图九a,九b及九c为描示形成接合垫及熔丝链路于同一阶层之处理步骤的形式化侧截面图。