| 主权项 |
1.一种半导体积体电路埋窗制程,其包括下列步骤:提供一半导体基板,并在该基板之既定区域形成一隔离凹槽,界定出一元件区;在该隔离凹槽内填入一绝缘材料,形成一场区;蚀刻形成一闸极凹槽及一接线凹槽,该闸极凹槽跨越该元件区,将该元件区分成一源极及一汲极,该接线凹槽通过该场区延伸至该元件区,且该接线凹槽之深度小于该隔离凹槽之深度;在该接线凹槽及该闸极凹槽内形成绝缘层,并在该接线凹槽及该闸极凹槽内填入一第一导体,分别形成连接线及闸极;在该基板之该源极及该汲极内掺入杂质;在该基板上形成罩幕,暴露出该元件区与该连接线隔着该绝缘层邻接之部分,并蚀去该元件区与该连接线间之部分该绝缘层,形成接触凹槽;在该接触凹槽内填入一第二导体并形成金属前绝缘层,完成该埋窗制程。2.如申请专利范围第1项所述之该半导体积体电路埋窗制程,其中,该半导体基板为单晶矽基板。3.如申请专利范围第1项所述之该半导体积体电路埋窗制程,其中,该绝缘物质为二氧化矽。4.如申请专利范围第1项所述之该半导体积体电路埋窗制程,其中,该绝缘物质为氮化矽。5.如申请专利范围第1项所述之该半导体积体电路埋窗制程,其中,该绝缘物质为硼磷矽玻璃(BPSG)。6.如申请专利范围第1项所述之该半导体积体电路埋窗制程,其中,该绝缘物质为磷矽玻璃(PSG)。7.如申请专利范围第1项所述之该半导体积体电路埋窗制程,其中,形成该闸极凹槽及该接线凹槽之蚀刻技术系为活性离子蚀刻(RIE)。8.如申请专利范围第1项所述之该半导体积体电路埋窗制程,其中,该第一导体系为铝。9.如申请专利范围第1项所述之该半导体积体电路埋窗制程,其中,该第一导体系为铝合金。10.如申请专利范围第1项所述之该半导体积体电路埋窗制程,其中,该第一导体系为复晶矽。11.如申请专利范围第1项所述之该半导体积体电路埋窗制程,其中,该第一导体系为金属复晶矽化物。12.如申请专利范围第1项所述之该半导体积体电路埋窗制程,其中系以湿蚀刻法蚀去该元件区与该接线间之部分该绝缘层。13.如申请专利范围第1项所述之该半导体积体电路埋窗制程,其中系以乾蚀刻法蚀去该元件区与该接线区之部分该绝缘层。14.如申请专利范围第1项所述之该半导体积体电路埋窗制程,该第二导体系铝。15.如申请专利范围第1项所述之该半导体积体电路埋窗制程,该第二导体系铝合金。16.如申请专利范围第1项所述之该半导体积体电路埋窗制程,该第二导体系复晶矽。17.如申请专利范围第1项所述之该半导体积体电路埋窗制程,该第二导体系金属复晶矽化物。图示简单说明:第一a至一c图为习知半导体积体电路埋窗制程之示意图。第二a至二g图为本发明实施例之半导体积体电路埋窗制程之示意图。第三图为晶圆尚未形成金属前绝缘层前之部分俯视图。 |
