| 主权项 |
1.一种动态随机存取记忆体之动态故障分析装置,该装置至少包含:一矩阵式开关,具有复数个开关可各别切换至高电位或低电位;及一控制信号产生装置,用以提供动态随机存取记忆体之动态作所需的时序控制信号。2.如申请专利范围第1项之装置,其中上述之控制信号产生装置至少包含:一时脉延迟装置,系输入一列位址控制信号至该时脉延迟装置,以产生一行位址控制信号与一多工信号;及一多工装置,系由该矩阵式开关输入一列位址电位信号与一行位址电位信号至该多工装置,以及接收从该时脉延迟装置输出的该多工信号,用以产生动态随机存取记忆体动作的一位址信号。3.如申请专利范围第2项之装置,其中上述之时脉延迟装置至少包含:复数个一第一延迟电路,用以延迟该列位址控制信号,其中复数个该第一延迟电路至少包含:一第一电感,该第一电感之一端用以作为复数个该第一延迟电路之输入端,可接收该列位址控制信号;一第一电容,该第一电容之一端与该第一电感之另一端连接,且该第一电容之另一端用以作为复数个该第一延迟电路之输出端,可与下一个该第一延迟电路之输入端连接;一第一缓冲器,连接于复数个该第一延迟电路其中之一之一输出端,用以输出该多工信号,该第一缓冲器的两个电源输入端个别输入一第一电源正极与一第一电源负极;及一第二缓冲器,连接于复数个该第一延迟电路其中之一之一输出端,用以输出该行位址控制信号,该第二缓冲器的两个电源输入端个别输入该第一电源正极与该第一电源负极。4.如申请专利范围第2项之装置,其中上述之时脉延迟装置至少包含:复数个一第二延迟电路,用以延迟该列位址控制信号,其中复数个该第二延迟电路至少包含:一第二电阻,该第二电阻之一端用以作为复数个该第二延迟电路之输入端,可接收该列位址控制信号,且可用以作为复数个该第二延迟电路之输出端,可与下一个该第二延迟电路之输入端连接;一第二电容,该第二电容之一端与该第二电阻之另一端连接,且该第二电容之另一端连接于一第二电源负极;一第三缓冲器,连接于复数个该第二延迟电路其中之一之一输出端,用以输出该多工信号,该第三缓冲器的两个电输入端个别输入一第二电源正极与该第二电源负极,且该第三缓冲器的输出端可连接至下一个该第二延迟电路的输入端;及一第四缓冲器,连接于复数个该第二延迟电路其中之一之一输出端,用以输出该行位址控制信号,该第四缓冲器的两个电源输入端个别输入该第二电源正极与该第二电源负极。5.如申请专利范围第2项之装置,其中上述之时脉延迟装置至少包含:一第一传递延迟缓冲器,该第一传递延迟缓冲器之一端可接收该列位址控制信号,并将该列位址控制信号延迟,并输出该多工信号,该第一传递延迟缓冲器的两个电源输入端个别输入一第三电源正极与一第三电源负极;及一第二传递延迟缓冲器,该第二传递延迟缓冲器之一端与该第一传递延迟缓冲器之输出端连接,可将该该多工信号延迟,并输出该行位址控制信号,该第二传递延迟缓冲器的两个电源输入端个别输入该第三电源正极与该第三电源负极。6.如申请专利范围第2项之装置,其中上述之多工装置至少包含:一第一反闸,该第一反闸之输入端用以作为该多工装置之一第一输入端,以接收从该时脉延迟装置输出的该多工信号;一第一及闸,该第一及闸之一第一输入端用以作为该多工装置之一第二输入端,以接收该矩阵式开关输入之该列位址电位信号,该第一及闸之一第二输入端连接于该第一反闸之输入端;一第二及闸,该第二及闸之一第一输入端用以作为该多工装置之一第三输入端,以接收该矩阵式开关输入之该行位址电位信号,该第二及闸之一第二输入端连接于该第一反闸之输出端;及一第一或闸,该第一或闸之一第一输入端连接于该第一及闸之输出端,该或闸之一第二输入端连接于该第二及闸之输出端,且该或闸之输出端用以作为该多工装置之输出端,以输出用以产生动态随机存取记忆体动作的该位址信号。7.如申请专利范围第2项之装置,其中上述之多工装置至少包含:一第二反闸,该第二反闸之输入端用以作为该多工装置之一第一输入端,以接收从该时脉延迟装置输出的该多工信号;一第一三态闸,该第一三态闸之一第一输入端用以作为该多工装置之一第二输入端,以接收该矩阵式开关输入之该列位址电位信号,该第一三态闸之一第二输入端连接于该第二反闸之输入端;一第二三态闸,该第二三态闸之一第一输入端用以作为该多工装置之一第三输入端,以接收该矩阵式开关输入之该行位址电位信号,该第二三态闸之一第二输入端连接于该第二反闸之输出端;及该第一三态闸之输出端与该第二三态闸之输出端以线结逻辑连接,用以作为该多工装置之输出端,以输出用以产生动态随机存取记忆体动作的该位址信号。图示简单说明:第一图为快速页模式动态随机存取记忆体(Fast PageMode DRAM)和中央处理器(Central Processing Unit;CPU)及系统滙流排的连接关系图。第二图为快速页模式动态随机存取记忆体之时序图。第三图为传统DRAM动态故障分析装置之示意图。第四图为本发明之DRAM动态故障分析装置之示意图。第五图为依据本发明之装置,DRAM控制信号产生装置之示意图。第六A图至第六C图为依据本发明之装置,时脉延迟装置之三个最佳实施例之电路图。第七A图与第七B图为依据本发明之装置,多工装置之两个最佳实施例之逻辑设计图。 |
