| 主权项 |
1.mbox一种积体电路的三层复晶矽接触头的制造方法,系包含下列步骤:(a)mbox于半导体基板上形成浅沟渠隔离区;(b)mbox形成一层闸介电层和第一复晶矽层于整个半导体基板表面;(c)mbox定义并形成多接触头接触窗;(d)mbox再度形成一层第一复晶矽层和一介电层,定义并形成闸极结构后,再形成侧壁子和源/汲极区域;(e)mbox形成第一层间介电层于整个半导体基板表面,并部分蚀刻所述第一层间介电层以形成自行对准接触窗;(f)mbox沈积并形成一层第二复晶矽层图案于整个半导体基板表面,所述第二复晶矽层透过自行对准接触窗与所述源/汲极区域和多接触头接触窗与所述第一复晶矽层接触;(g)mbox形成第二层间介电层于整个半导体基板表面,并部分蚀刻所述第二层间介电层以形成复晶矽介层孔;以及(h)mbox沈积并形成一层第三复晶矽层图案于所述第二层间介电层表面并填入所述复晶矽介层孔内与所述第二复晶矽层接触。2.mbox如申请专利范围第1项所述之积体电路的三层复晶矽接触头的制造方法,其中所述积体电路是静态随机存取记忆体(SRAM)。3.mbox如申请专利范围第1项所述之积体电路的三层复晶矽接触头的制造方法,其中所述多接触头系连接所述半导体基板的主动区域与所述第一复晶矽层。4.mbox如申请专利范围第1项所述之积体电路的三层复晶矽接触头的制造方法,其中所述第一复晶矽层其厚度系介于500到1500埃之间。5.mbox如申请专利范围第1项所述之积体电路的三层复晶矽接触头的制造方法,其中所述介电层其厚度系介于1000到2000埃之间。6.mbox如申请专利范围第5项所述之积体电路的三层复晶矽接触头的制造方法,其中所述介电层是电浆辅助化学气相沈积法(PECVD)所形成之四乙氧基矽烷(PETEOS)或底压化学气相沈积法(LPCVD)所形成之四乙氧基矽烷(LPTEOS)之一。7.mbox如申请专利范围第1项所述之积体电路的三层复晶矽接触头的制造方法,其中所述第二复晶矽层系为包含复晶矽和矽化钨(WSix)的双层结构。8.mbox如申请专利范围第7项所述之积体电路的三层复晶矽接触头的制造方法,其中所述复晶矽其厚度介于500到1000埃之间,所述矽化钨(WSi2)其厚度介于1000到1500埃之间。9.mbox如申请专利范围第1项所述之积体电路的三层复晶矽接触头的制造方法,其中所述第一层间介电层是电浆辅助化学气相沈积法(PECVD)所形成之四乙氧基矽烷(PETEOS)或低压化学气相沈积法(LPCVD)所形成之四乙氧基矽烷(LPTEOS)之一,但与所述介电层的材料不同。10.mbox如申请专利范围第1项所述之积体电路的三层复晶矽接触头的制造方法,其中所述第三复晶矽层其厚度系介于500到1500埃之间。11.mbox一种积体电路的二层复晶矽接触头的制造方法,系包含下列步骤:(a)mbox于半导体基板上形成浅沟渠隔离区;(b)mbox形成一层闸介电层和第一复晶矽层于整个半导体基板表面;(c)mbox定义并形成多接触头接触窗;(d)mbox再度形成一层第一复晶矽层和一介电层,定义并形成闸极结构后,再形成侧壁子和源/汲极区域;(e)mbox形成第一层间介电层于整个半导体基板表面,并部分蚀刻所述第一层间介电层以形成自行对准接触窗;(f)mbox沈积并形成一曾第二复晶矽层图案于整个半导体基板表面,所述第二复晶矽层透过自行对准接触窗与所述源/汲极区域和多接触头接触窗与所述第一复晶矽层接触。12.mbox如申请专利范围第11项所述之积体电路的二层复晶矽接触头的制造方法,其中所述积体电路是静态随机存取记忆体(SRAM)。13.mbox如申请专利范围第11项所述之积体电路的二层复晶矽接触头的制造方法,其中所述多接触头系连接所述半导体基板的主动区域与所述第一复晶矽层。14.mbox如申请专利范围第11项所述之积体电路的二层复晶矽接触头的制造方法,其中所述第一复晶矽层其厚度系介于500到1500埃之间。15.mbox如申请专利范围第11项所述之积体电路的二层复晶矽接触头的制造方法,其中所述介电层其厚度系介于1000到2000埃之间。16.mbox如申请专利范围第15项所述之积体电路的二层复晶矽接触头的制造方法,其中所述介电层是电浆辅助化学气相沈积法(PECVD)所形成之四乙氧基矽烷(PETEOS)或低压化学气相沈积法(LPCVD)所形成之四乙氧基矽烷(LPTEOS)之一。17.mbox如申请专利范围第11项所述之积体电路的二层复晶矽接触头的制造方法,其中所述第二复晶矽层系为包含复晶矽和矽化钨(WSix)的双层结构。18.mbox如申请专利范围第17项所述之积体电路的二层复晶矽接触头的制造方法,其中所述复晶矽其厚度介于500到1000埃之间,所述矽化钨(WSi2)其厚度介于1000到1500埃之间。19.mbox如申请专利范围第11项所述之积体电路的二层复晶矽接触头的制造方法,其中所述第一层间介电层是电浆辅助化学气相沈积法(PECVD)所形成之四乙氧基矽烷(PETEOS)或低压化学气相沈积法(LPCVD)所形成之四乙氧基矽烷(LPTEOS)之一,但与所述介电层的材料不同。20.mbox一种积体电路的三层复晶矽接触头的结构,所述结构系在一含有隔离区与主动区域的半导体基板上形成,系包含:一闸介电层、一第一复晶矽层、一介电层和一第一层间介电层依序堆叠于所述半导体基板主动区域的表面;一第一复晶矽层、一介电层和一第一层间介电层依序堆叠于所述半导体基板隔离区和主动区域的表面,此三层结构与前述之四层结构之间系为一自行对准接触窗;一源/汲极区域于所述自行对准接触窗的半导体基板主动区域内;一多接触头,系连接所述半导体基板的主动区域与所述隔离区的第一复晶矽层;一第二复晶矽层,该第二复晶矽层透过所述自行对准接触窗、所述源/汲极区域和所述多接触头接触窗与所述隔离区的第一复晶矽层接触;二第二层间介电层,分别位于所述半导体基板隔离区的第一层间介电层表面和主动区域的第一层间介电层和第二复晶矽层表面,此二第二层间介电层之间系为一复晶矽介层孔;以及一第三复晶矽层,该第三复晶矽层透过所述复晶矽介层孔与所述第二复晶矽层接触。21.mbox如申请专利范围第20项所述之积体电路的三层复晶矽接触头的结构,其中所述积体电路是静态随机存取记忆体(SRAM)。22.mbox如申请专利范围第20项所述之积体电路的三层复晶矽接触头的结构,其中所述第一复晶矽层其厚度系介于500到1500埃之间。23.mbox如申请专利范围第20项所述之积体电路的三层复晶矽接触头的结构,其中所述第二复晶矽层系为包含复晶矽和矽化钨(WSix)的双层结构。24.mbox如申请专利范围第23项所述之积体电路的三层复晶矽接触头的结构,其中所述复晶矽其厚度介于500到1000埃之间,所述矽化钨(WSi2)其厚度介于1000到1500埃之间。25.mbox如申请专利范围第20项所述之积体电路的三层复晶矽接触头的结构,其中所述第三复晶矽层其厚度系介于500到1500埃之间。26.mbox一种积体电路的二层复晶矽接触头的结构,所述结构系在一含有隔离区与主动区域的半导体基板上形成,系包含:一闸介电层、一第一复晶矽层、一介电层和一第一层间介电层依序堆叠于所述半导体基板主动区域的表面;一第一复晶矽层、一介电层和一第一层间介电层依序堆叠于所述半导体基板隔离区和主动区域的表面,此三层结构与前述之四层结构之间系为一自行对准接触窗;一源/汲极区域于所述自行对准接触窗的半导体基板主动区域内;一多接触头,系连接所述半导体基板的主动区域与所述隔离区的第一复晶矽层;以及一第二复晶矽层,该第二复晶矽层透过所述自行对准接触窗、所述源/汲极区域和所述多接触头接触窗与所述隔离区的第一复晶矽层接触。27.mbox如申请专利范围第26项所述之积体电路的二层复晶矽接触头的结构,其中所述积体电路是静态随机存取记忆体(SRAM)。28.mbox如申请专利范围第26项所述之积体电路的二层复晶矽接触头的结构,其中所述第一复晶矽层其厚度系介于500到1500埃之间。29.mbox如申请专利范围第26项所述之积体电路的二层复晶矽接触头的结构,其中所述第二复晶矽层系为包含复晶矽和矽化钨(WSix)的双层结构。30.mbox如申请专利范围第29项所述之积体电路的二层复晶矽接触头的结构,其中所述复晶矽其厚度介于500到1000埃之间,所述矽化钨(WSi2)其厚度介于1000到1500埃之间。图示简单说明:第一图为习知技艺四个电晶体(4T)和两个负载电阻2R)所构成的静态随机存取记忆体(SRAM)电路示意图。第二图为习知技艺四个电晶体(4T)和两个负载电阻(2R)所构成的静态随机存取记忆体(SRAM)布局方式示意图。第三图为本发明实施例四个电晶体(4T)和两个负载电阻(2R)所构成的静态随机存取记忆体(SRAM)布局方式示意图。第四图为本发明实施例于形成自行对准接触窗后之剖面图。第五图为本发明实施例于形成第二复晶矽层后之剖面图。第六图为本发明实施例沿着第三图布局图的BB方向之完成剖面图。第七图为本发明实施例沿着第三图布局图的AA方向之完成剖面图。 |
