| 摘要 |
<p>Die DRAM-Zellenanordnung umfaßt pro Speicherzelle einen vertikalen MOS-Transistor, dessen erstes Source/Drain-Gebiet (4) mit einem Speicherknoten eines Speicherkondensators (4, 15, 16) verbunden ist, dessen Kanalgebiet (3) ringförmig von einer Gateelektrode (13) umschlossen wird und dessen zweites Source/Drain-Gebiet mit einer vergrabenen Bitleitung (2) verbunden ist. Die DRAM-Zellenanordnung wird unter Verwendung von nur zwei Masken mithilfe einer Spacertechnik mit einer Speicherzellenfläche von 2F2 hergestellt, wobei F die in der jeweiligen Technologie minimal herstellbare Strukturgröße ist.</p> |
