半导体记忆装置

摘要

[课题]于因异物等所造行选择线ＬＳＬ断线的场合，断线处成为浮动(floating)状态,而引起记忆格的多选择性，进而造成故障。[解决手段]一种半导体记忆装置包括：次阵列，具有配置于复数位元线 Ｂ 与复数字元线 ＷＬ 之交点的记忆格(memory cell)5；列码器，选择字元线ＷＬ；行解码器，用以将选择信号供给至选择位元线Ｂ的转移闸(transfer gate)6、7，而选择连接至转移闸6、7的行选择线ＣＳＬ；以及定位电路(clampingcircuit)8，将非选择时的行选择线ＣＳＬ固定于定电位。其中，定位电路系藉由使行解码器活性化的控制信号来控制者。

主权项

1.一种半导体记忆装置,包括:记忆格阵列,具有配置于复数位元线与复数字元线之交点的记忆格;列解码器,选择上述字元线;位元线选择装置,藉由选择信号来选择上述记忆格;行解码器,连接至此位元线选择装置,并选择行选择线,而将选择信号供给至位元线选择装置;以及定位电路,将非选择时的上述行选择线固定于定电位。2.如申请专利范围第1项所述的半导体记忆装置,其中定位电路包括:第一电晶体,配置于行选择线与接地电位之间,并藉由于闸极接收高电位的信号来导通;第二电晶体,配置于此第一电晶体的闸极与接地电位之间,并连接至行选择线,而于上述行选择线的电位为高电位时导通;以及第三电晶体,配置于第一电晶体的闸极与电源电位之间,而于使行解码器活性化的控制信号为非活性时导通。3.如申请专利范围第1项所述的半导体记忆装置,其中定位电路包括:反相器,使行选择线的电位反相;以及电晶体,配置于接地电位与上述行选择线之间,而于上述反相器的输出为高电位时导通。4.一种半导体记忆装置,包括:记忆格阵列,具有配置于复数位元线与复数字元线之交点的记忆格;列解码器,选择上述字元线;位元线选择装置,选择上述位元线;以及行解码器,连接至此位元线选择装置,并选择行选择线,而将选择信号供给至位元线选择装置;其特征在于:将此行解码器设于行选择线的两部。5.一种半导体记忆装置,包括:记忆格阵列,具有配置于复数位元线与复数字元线之交点的记忆格;列解码器,选择上述字元线;位元线选择装置,选择上述位元线;以及行解码器,连接至此选择装置,并选择行选择线,而将选择信号供给至位元线选择装置;其特征在于:上述行选择线形成二层,且在任意处连接二层的行选择线间。6.一种半导体记忆装置,包括:记忆格阵列,具有配置于复数位元线与复数字元线之交点的记忆格;列解码器,选择上述字元线;位元线选择装置,选择上述位元线;以及行解码器,选择连接至此位元线选择装置的行选择线,而将选择信号供给至位元线选择装置;其特征在于:以二条平行之方式配置上述行选择线,在任意处连接二条行选择线间。7.一种半导体记忆装置,包括:记忆格阵列,具有配置于复数位元线与复数字元线之交点的记忆格;列解码器,选择上述字元线;位元线选择装置,选择上述位元线;行解码器,选择连接至此位元线选择装置的行选择线,而将选择信号供给至位元线选择装置;以及电晶体,配置于一端连接至接地电位的高电阻器与上述行选择线之间,并藉由使上述行解码器活性化的控制信号来导通。8.一种半导体记忆装置,包括:记忆格阵列,具有配置于复数位元线与复数字元线之交点的记忆格;列解码器,选择上述字元线;位元线选择装置,藉由选择信号来选择上述记忆格;行解码器,连接至此位元线选择装置,并选择行选择线,而将选择信号供给至位元线选择装置;以及定位电路,藉由列位址控制信号的输入来控制,而将非选择时的上述字元线固定于定电位。9.如申请专利范围第8项所述的半导体记忆装置,其中定位电路包括:第一电晶体,配置于字元线与接地电位之间,并藉由于闸极接收高电位的信号来导通;第二电晶体,配置于此第一电晶体的闸极与接地电位之间,并连接至字元线,而于上述字元线的电位为高电位时导通;以及第三电晶体,配置于第一电晶体的闸极与电源电位之间,而于使列位址控制信号为非活性时导通。10.一种半导体记忆装置,包括:记忆格阵列,具有配置于复数位元线与复数字元线之交点的记忆格;列解码器,选择上述字元线;位元线选择装置,藉由选择信号来选择上述记忆格;行解码器,连接至此位元线选择装置,并选择行选择线,而将选择信号供给至位元线选择装置;以及定位电路,藉由电源开始时的重置信号,而将非选择时的上述字元线固定于低电位。11.一种半导体记忆装置,包括:记忆格阵列,具有配置于复数位元线与复数字元线之交点的记忆格;列解码器,选择上述字元线;位元线选择装置,藉由选择信号来选择上述记忆格;行解码器,连接至此位元线选择装置,并选择行选择线,而将选择信号供给至位元线选择装置;以及定位电路,藉由高电阻器来连接至接地电位,而将非选择时的上述字元线固定于低电位。12.一种半导体记忆装置,包括:记忆格阵列,具有配置于复数位元线与复数字元线之交点的记忆格;列解码器,选择上述字元线;位元线选择装置,藉由选择信号来选择上述记忆格;行解码器,连接至此位元线选择装置,并选择行选择线,而将选择信号供给至位元线选择装置;以及定位电路,由配置于字元线与接地电位之间的电晶体所形成,并将即定的电位给予此电晶体的闸极,而将非选择时的上述字元线固定于低电位。13.一种半导体记忆装置,包括:记忆格阵列,具有配置于复数位元线与包含有传送互补信号之字元线对的复数字元线之交点的记忆格;列解码器,选择上述字元线;位元线选择装置,藉由选择信号来选择上述位元线;行解码器,连接至此位元线选择装置,并选择行选择线,而将选择信号供给至位元线选择装置;以及定位电路,分别藉由控制信号来将上述字元线对的各字元线固定于定电位。14.一种半导体记忆装置,包括:记忆格阵列,具有配置于复数位元线与复数字元线之交点的记忆格;列解码器,选择上述字元线;位元线选择装置,选择上述位元线;以及行解码器,连接至此位元线选择装置,并选择行选择线,而将选择信号供给至位元线选择装置;其特征在于:将上述列解码器设于字元线的两端。15.一种半导体记忆装置,能够将以选择记忆格之方式被连接之第一信号的至少一部份置换成具有与第一信号线相同功能的第二信号线,上述半导体记忆装置包括:解码器,选择第一信号线;置换装置,将上述第一信号线置换成第二信号线;以及定位电路,将藉由此置换装置而被置换成第二信号线的第一信号线予以固定于定节点。图示简单说明:第一图系显示依据本发明之实施例一之行选择线的方块图。第二图系显示第一图之行选择线的详细图。第三图系显示行解码器的电路图。第四图系显示依据本发明实施例之定位电路的电路图。第五图系依据本发明之实施例一之次阵列之行选择线断线时之资料读取的动作波形图。第六图系显示依据本发明之实施例二之行选择线的电路图。第七图系显示本发明之实施例二之半闩锁电路的电路图。第八图系显示依据本发明之实施例三之行选择线之方块图。第九图系显示依据本发明之实施例三之电源开启重置电路的电路图。第十图系显示依据本发明之实施例三之电源开启重置电路的动作波形图。第十一图系显示依据本发明之实施例四之行选择线的方块图。第十二图系显示依据本发明之实施例五之行选择线的方块图。第十三图系显示依据本发明之实施例六之行选择线的方块图。第十四图系显示依据本发明之实施例七之二层构造之行选择线的电路图。第十五图系显示依据本发明之实施例七之二层构造之行选择线断面构造图以及平行配置之行选择线的立体图。第十六图系显示依据本发明之实施例八之行选择线的方块图。第十七图系显示依据本发明之实施例九之字元线的方块图。第十八图系显示列解码器的电路图。第十九图系显示依据本发明之实施例九之定位电路的电路图。第二十图系显示依据本发明之实施例十一之字元线的方块图。第二一图系显示依据本发明之实施例十一之半闩锁电路的电路图。第二二图系显示依据本发明之实施例十二之字元线的方块图。第二三图系显示依据本发明之实施例十三之字元线的方块图。第二四图系显示依据本发明之实施例十四之字元线的方块图。第二五图系显示依据本发明之实施例十五之主副字元线的方块图。第二六图系显示依据本发明之实施例十五之定位电路的电路图。第二七图系显示依据本发明之实施例十五之另一定位电路之电路图。第二八图系显示依据本发明之实施例十六之字元线的方块图。第二九图系显示依据本发明之实施例十七之半导体记忆装置之一部份的图。第三十图系显示第二九图之电压设定电路之一例的电路图。第三一图系显示第二九图之电压设定电路之另一例的电路图。第三二图系显示第二九图之电压设定电路之又一例的电路图。第三三图系显示依据本发明之实施例十八之半导体记忆装置之一部份的图。第三四图系显示习知半导体记忆装置之构造例的方块图。