| 主权项 |
1.一种同步半导体记忆元件,包括:复数个储存资料用的记忆细胞元;复数个与该记忆细胞元相耦合的感测放大器;以及复数个与感测放大器相耦合的资料线对,这些资料线彼此的延伸方向都互相平行,该资料线对包括第一组资料线对和位在该第一组资料线对之间的第二组资料线对,其中第二组资料线对中,有一个二条资料线彼此交叉的交叉点。2.根据申请专利范围第1项的同步半导体记忆元件,其中该交叉点系位在资料线的中间部位。3.根据申请专利范围第1项的同步半导体记忆元件,其中该记忆细胞元系位在该第一组资料线对的右边,而该感测放大器系位在该第一组资料线对的左边。4.根据申请专利范围第1项的同步半导体记忆元件,其中该感测放大器系透过传送电晶体与该资料线对连接。5.一种同步半导体记忆元件,包括:复数个储存资料用的记忆细胞元;复数个与该记忆细胞元相耦合的感测放大器;复数个与感测放大器相耦合的资料线对,这些资料线彼此的延伸方向都互相平行;复数个与该资料线对相耦合的资料线等化电路,可以产生资料线等化信号,其电位当资料线对被触动时系固定在电源电位上;以及复数个与该资料线等化电路相耦合的信号线,该信号线在该资料线对之间,沿该资料线对的方向延伸,而资料线等化信号系送到该信号线内。6.根据申请专利范围第5项的同步半导体记忆元件,其中该资料线对包括第一对组资料线对、和位在第一组资料线对之间的第二组资料线对。7.根据申请专利范围第6项的同步半导体记忆元件,其中该记忆细胞元系位在该第一组资料线对的右边,而该感测放大器系位在该第一组资料线对的左边。8.根据申请专利范围第6项的同步半导体记忆元件,其中该信号线系位在该第一组资料线对的左边。9.一种同步半导体记忆元件,包括:复数个储存资料用的记忆细胞元;复数条传送资料的位元线;复数个透过该位元线与该记忆细胞元相耦合的感测放大器;复数个与感测放大器相耦合的资料线对,这些资料线彼此的延伸方向都互相平行;复数个与该位元线对相耦合的位元线等化电路,可以将位元线等化成位元线等化电位;以及复数个与该位元线等化电路相耦合的电位线,该电位线在该资料线对之间,沿该资料线对的方向延伸,而该电位线会将位元线等化电位传送到该位元线等化电路。10.根据申请专利范围第9项的同步半导体记忆元件,其中该资料线对包括第一对组资料线对、和位在第一组资料线对之间的第二组资料线对。11.根据申请专利范围第10项的同步半导体记忆元件,其中该记忆细胞元系位在该第一组资料线对的右边,而该感测放大器系位在该第一组资料线对的左边。12.根据申请专利范围第10项的同步半导体记忆元件,其中该电位线系位在该第一组资料线对的左边。13.根据申请专利范围第9项的同步半导体记忆元件,其中该位元线等化电位是该记忆元件之电源电位的一半。14.一种同步半导体记忆元件,包括:复数个资料线对,这些资料线彼此的延伸方向都互相平行,其中该资料线对包括第一组资料线对、和位在第一组资料线对之间的第二组资料线对;复数个储存资料用的记忆细胞元,该记忆细胞元系位在该第一组资料线对的右边,而在该第二组资料线对的左边;复数个与该记忆细胞元和该资料线对相耦合的感测放大器,该感测放大器位在该第二组资料线对的右边,而在该第一组资料线对的左边;而且该第一组资料线对与该第二组资料线对之间具有一个预先决定的间隔距离,使线内的信号不致因相邻的资料线对彼此互相干扰而减弱到一个可容忍的数値,或低于此数値。15.根据申请专利范围第14项之同步半导体记忆元件,其中该间隔距离约为2.8Hm。16.根据申请专利范围第14项的同步半导体记忆元件,其中该感测放大器系透过传送电晶体连接到该资料线对上。图示简单说明:第一图是本发明第一具体实施例之同步DRAM的布局图;第二图是第一图之同步DRAM的电路图;第三图是第二图之同步DRAM的波型图,以便说明其操作原理;第四图是本发明第二具体实施例之同步DRAM的电路图;第五图是本发明第三具体实施例之同步DRAM的电路图;以及第六图是本发明第四具体实施例之同步DRAM的电路图。 |
