| 主权项 |
1.一种插入控制方式,系为在于执行将至少1个指令含在延迟磁格中之分歧指令的管线方式之运算处理装置,依顺读出含有以可变长被储存在记忆装置的该分歧指令之复数个指令后作处理时所用之插入控制方式;其特征为具备:在产生插入时,储存从产生该插入之指令,至只被含在该指令的前述延迟磁格之指令个数之后应执行之指令为止的各位址之位址储存手段、及在完了前述插入处理后,从产生前述插入之指令的位址依顺读出被储存在前述位址储存手段的各位址之位址读出手段、及分歧至以前述位址读出手段最初所读出的位址后,执行指令之第一指令执行手段、及针对以前述位址读出手段、第2以后所读出的各位址,该位址为以前述分歧指令而被指定之指令的位址时,分歧至该位址后执行指令;为以前述分歧指令而被指令之指令以外之指令的位址后,执行现在所执行之指令的后续指令之第二指令执行手段。2.如申请专利范围第1项之插入控制方式,其中具备在所正在执行之指令的位址加算该指令的指令长后,生成次个读出而应执行之指令的位址之位址生成手段,前述第二指令执行手段,系为在产生前述插入的时刻,判明产生该插入之指令的指令长时,就是以前述位址读出手段第2读出的位址为以前述分歧指令而被指定之指令以外之指令的位置,也分歧至该位址后执行指令之插入控制方式。3.如申请专利范围第1项之插入控制方式,其中针对从产生前述插入之指令的次个应执行之指令,至只被含在产生前述插入之指令的前述延迟磁格之指令个数之后应执行之指令为止的各指令,具备储存表示只被含在该指令的前述延迟磁格之指令个数之前所执行过的指令是否是前述分歧指令之资讯之分歧资讯储存手段;前述第二指令执行手段,系为以被储存在前述分歧资讯储存手段之资讯为根基,针对以位址读出手段第2以后所读出的各位址,判断该位址是否是以前述分歧指令而被指定之指令的位址之插入控制方式。4.如申请专利范围第1项之插入控制方式,其中针对从产生前述插入之指令的次个应执行之指令,至只被含在产生前述插入之指令的前述延迟磁格之指令个数之后应执行之指令为止的各指令,具备在只被含在该指令的前述延迟磁格之指令个数之前所执行过之指令不是前述分歧指令时,将特殊値的位址作为该指令的位址使其储存在前述位址储存手段之位址储存控制手段,前述第二指令执行手段,系为针对以前述位址读出手段第2以后所读出的各位址,在该位址为前述特殊値时,不执行分歧至该位址之插入控制方式。5.如申请专利范围第2项之插入控制方式,其中针对从产生前述插入之指令的次个应执行之指令,至只被含在产生前述插入之指令的前述延迟磁格之指令个数之后应执行之指令为止的各指令,具备储存表示只被含在该指令的前述延迟磁格之指令个数之前所执行过的指令是否是前述分歧指令之资讯之分歧资讯储存手段;前述第二指令执行手段,系为以被储存在前述分歧资讯储存手段之资讯为根基,针对以前述位址读出手段第2以后所读出的各位址,判断该位址是否是以前述分歧指令而被指定之指令的位址之插入控制方式。6.如申请专利范围第2项之插入控制方式,其中针对从产生前述插入之指令的次个应执行之指令,至只被含在产生前述插入之指令的前述延迟磁格之指令个数之后应执行之指令为止的各指令,具备只被含在该指令的前述延迟磁格之指令个数之前执行过之指令不是前述分歧指令时,将特殊値的位址作为该指令的位址使其储存在前述位址储存手段之位址储存控制手段,前述第二指令执行手段,系为针对以前述位址读出手段第2以后所读出的各位址,在该位址为前述特殊値时,不执行分歧至该位址之插入控制方式。7.如申请专利范围第1项之插入控制方式,其中前述第一指令执行手段,系为执行将以前述位址读出手段最初所读出的位址作为目的地之分歧指令;前述第二指令执行手段,系为针对以前述位址读出手段第2以后所读出的各位址,该位址为以前述分歧指令而被指定之指令的位址时,执行将该位址作为目的地之分歧指令;为以前述分歧指令而被指定的指令以外之指令的位址时,执行表示不作任何动作之指令的(None operation)指令之插入控制方式。8.如申请专利范围第2项之插入控制方式,其中前述第一指令执行手段,系为执行将以前述位址读出手段最初所读出的位址作为目的地之分歧指令;前述第二指令执行手段,系为针对以前述位址读出手段第2以后所读出的各位址,该位址为以前述分歧指令而被指定之指令的位址时,执行将该位址作为目的地之分歧指令;为以前述分歧指令而被指定的指令以外之指令的位址时,执行表示不作任何动作之指令的(None operation)指令之插入控制方式。9.如申请专利范围第3项之插入控制方式,其中前述第一指令执行手段,系为执行将以前述位址读出手段最初所读出的位址作为目的地之分歧指令;前述第二指令执行手段,系为针对以前述位址读出手段第2以后所读出的各位址,该位址为以前述分歧指令而被指定之指令的位址时,执行将该位址作为目的地之分歧指令;为以前述分歧指令而被指定的指定以外之指令的位址时,执行表示不作任何动作之指令的(None operation)指令之插入控制方式。10.如申请专利范围第4项之插入控制方式,其中前述第一指令执行手段,系为执行将以前述位址读出手段最初所读出的位址作为目的地之分歧指令;前述第二指令执行手段,系为针对以前述位址读出手段第2以后所读出的各位址,该位址为以前述分歧指令而被指定之指令的位址时,执行将该位址作为目的地之分歧指令;为以前述分歧指令而被指定的指令以外之指令的位址时,执行表示不作任何动作之指令的(None operation)指令之插入控制方式。11.如申请专利范围第5项之插入控制方式,其中前述第一指令执行手段,系为执行将以前述位址读出手段最初所读出的位址作为目的地之分歧指令;前述第二指令执行手段,系为针对以前述位址读出手段第2以后所读出的各位址,该位址为以前述分歧指令而被指定之指令的位址时,执行将该位址作为目的地之分歧指令;为以前述分歧指令而被指定的指令以外之指令的位址时,执行表示不作任何动作之指令的(None operation)指令之插入控制方式。12.如申请专利范围第6项之插入控制方式,其中前述第一指令执行手段,系为执行将以前述位址读出手段最初所读出的位址作为目的地之分歧指令;前述第二指令执行手段,系为针对以前述位址读出手段第2以后所读出的各位址,该位址为以前述分歧指令而被指定之指令的位址时,执行将该位址作为目的地之分歧指令;为以前述分歧指令而被指定的指令以外之指令的位址时,执行表示不作任何动作之指令的(None operation)指令之插入控制方式。13.一种处理器,系为以可变长储存在指令储存用记忆体,依顺读出含有分歧指令之复数个指令后执行的管线方式之处理器;其特征为:具备从前述指令储存用记忆体依顺读出指令的同时,前述所读出的指令为分歧指令时,在读出被含在该分歧指令的延迟磁格之后续指令后,读出以该分歧指令而被指定的分歧目的地之指令供给单元、及执行以前述指令供给单元而被读出之指令的同时,前述所读出的指令为分歧指令时,将以该分歧指令而被指定的分歧目的地通知前述指令供给单元之指令执行单元、及在产生插入时,控制在从插入处理复归后应执行之指令之插入控制单元;前述插入控制单元,具有在产生插入时,储存从产生该插入之指令,至只被含在该指令的前述延迟磁格之指令个数之后应执行之指令为止的各位址之暂存器;在完了前述插入处理后,从产生前述插入之指令的位址,依顺读出被储存在前述暂存器之各位址;前述指令供给单元,系为针对从插入处理复归时,以前述插入控制单元读出从前述暂存器最出所读出的位址之指令,同时以前述插入控制单元从前述暂存器第2以后所读出的位址,该位址为以前述分歧指令而被指定之指令的位址时,分歧至该位址后执行指令;为以前述分歧指令而被指定的指令以外之指令的位址时,读出最新的读出之指令的后续指令。14.一种计算机系统,其特征为具备:申请项第13项之处理器,及以可变长储存含有分歧指令的复数个指令之指令储存用记忆体、及将前述处理器连接至输入出装置之I/O装置。图示简单说明:第一图系为机能地表示使用本发明一实施形态的插入控制方式之处理器及其周边装置之图。第二图系为第一图所示的指令供给单元之概略构成图。第三图系为第一图所示的插入控制单元之概略构成图。第四图系为表示含有具有以第一图所示处理器所处理的延迟磁格之分歧指令的程式例之图。第五图系为表示第一图所示处理器执行第四图所示程式时的管线流向之图。第六图系为表示以第一图所示处理器所处理之插入处理程式的一例之图。第七图系为表示以第四图所示程式的指令R,在F位区执行中产生插入时之程式的管线流向之图。第八图系为表示以第四图所示程式的指令R,在R位区执行中产生插入时之程式的管线流向之图。第九图系为表示以第四图所示程式的指令R,在F位区执行中产生插入时之程式的管线流向之图。第十图系为表示以第四图所示程式的指令P,在R位区执行中产生插入时之程式的管线流向之图。第十一图系为功能地表示使用本发明二实施形态的插入控制方式之处理器及其周边装置之图。第十二图系为第十一图所示自动复归单元之概略构成图。第十三图系为表示第十一图所示以处理器所处理的插入处理程式的一例之图。第十四图系为表示以第四图所示程式的指令R,在F位区执行中产生插入时之程式的管线流向之图。第十五图系为表示以第四图所示程式的指令R,在R位区执行中产生插入时之程式的管线流向之图。第十六图系为表示以第四图所示程式的指令P,在F位区执行中产生插入时之程式的管线流向之图。第十七图系为表示以第四图所示程式的指令P,在R位区执行中产生插入时之程式的管线流向之图。第十八图系为用于本发明第三实施形态的指令供给单元之概略构成图。第十九图系为用于本发明第三实施形态的插入控制单元之概略构成图。第二十图系为表示以本发明第三实施形态所用的处理器而作处理之插入处理程式的一例之图。第二一图系为表示以本发明第三实施形态所用的指令供给单元的变形例之图。第二二图系为机能地表示执行将2个指令含在延迟磁格中的延迟分歧的管线方式之处理器及其周边装置之图。第二三图系为第二二图所示指令供给单元20c之概略构成图。第二四图系为第二二图所示插入控制单元50b之概略构成图。第二五图系为表示第二二图所示的处理器执行第四图所示的程式时之管线方式的流向之图。第二六图系为以第二二图所示的处理器所处理之插入处理程式的一例之图。第二七图系为表示使用第一图所示之处理器及周边装置的系统构成例之图。第二八图系为表示运算处理装置所执行的程式之一例。第二九图系为未采用管线方式的运算处理装置执行第二八图所示的程式时的管线流向之图。第三十图系为表示采用管线方式的运算处理装置执行第二八图所示的程式时之管线的流向之图。第三一图系为表示含有分歧指令之程式的一例之图。第三二图系为表示采用管线方式的运算处理装置执行第三一图所示的程式时之管线的流向之图。第三三图系为表示含有具有延迟磁格的分歧指令之程式的一例之图。第三四图系为表示对应于延迟分歧的管线方式之运算处理装置执行第三一图所示的程式时之管线的流向之图。 |
