| 主权项 |
1.一种半导体积体装置,其特征系令集积逻辑电路之画像用之处理器,和收容绘图资讯的第1及第2画像记忆体,具备于1个半导体基板上,根据上述画像用之处理器的命令,进行上述第1及第2之画像记忆体的读取及写入动作,上述画像用之处理器系于写入位址之输出后,经由执行非操作命令,令上述画像记忆体之读取及写入动作的等待时间相等者。2.如申请专利范围第1项之半导体积体装置,其中,上述第1之记忆体系处理行位址之后,于上述第1期间取画像资料,上述画像用之处理器系于第2期间,合成上述来源资料,和上述画像资料,输出位址及控制信号,进行写入上述第2之画像记忆体者。3.一种半导体积体装置,其特征系令集积逻辑电路之画像用之处理器,和收容绘图资讯的第1及第2画像记忆体,具备于1个半导体基板上,上述第1之动态型RAM和上述第2之动态型RAM系同时更新,该更新周期系以上述第1之动态型RAM为基准者。4.如申请专利范围第3项之半导体积体装置,其中,上述第1或第2之动态型RAM之更新周期及更新之时脉数系于上述画像用之处理器内,以上述第1之动态型RAM为基准固定,由此统一复数之动态型RAM之更新加以进行者。5.一种半导体积体装置,其特征系令集积逻辑电路之画像用之处理器,和收容画像资讯的画像记忆体,具备于1个半导体基板上,自上述画像用之处理器,发至上述画像记忆体之行位址系经由管线处理供给,自上述画像用之处理器,发至上述画像记忆体之列位址系连续供给者。6.如申请专利范围第5项之半导体积体装置,其中,于自上述画像用之处理,及发出复数之行位址时,上述管线处理系于切初段检出复数之行位址的切换,发出行位址,于下一段,令切换之行位址所对应之记忆格各别加以充电,于末段发出列位址者。图示简单说明:第一图中,显示利用有关本发明之半导体积体电路装置的系统之一例。第二图中,显示画像操作之代表性者。第三图中,显示有关本发明之内藏于半导体积体电路装置的画像处理器之侧边演算部的方块图。第四图中,显示有关本发明之内藏于半导体积体电路装置的画像处理器之直线演算部的方块图。第五图中,显示有关本发明之内藏于半导体积体电路装置的画像处理器之画素演算部的方块图。第六图中,显示有关本发明之内藏于半导体积体电路装置的画像处理器和画像记忆体的连接关系。第七图中,显示有关本发明之内藏于半导体积体电路装置的记忆体模组的读取和写入的基本时间图。第八图中,有关本发明之内藏于半导体积体电路装置的记忆体模组的行位址被切换时之时间图。第九图中,显示产生跨于复数区库绘图的情形。第十图中,显示有关本发明之内藏于半导体积体电路装置的画像处理器之4段管线处理的情形。第十一图中,显示有关本发明之内藏于半导体积体电路装置的记忆体模组的具体例。第十二图中,显示有关本发明之半导体积体电路装置的布局图像概略构成图。第十三图中,显示有关本发明之内藏于半导体积体电路装置的记忆体模组之布局之一例。第十四图中,显示有关本发明之内藏于半导体积体电路装置的记忆体模组之布局之另一例。第十五图中,显示有关本发明之半导体积体电路装置的测试机构。第十六图中,显示有关本发明之内藏于半导体积体电路装置的记忆体模组之测试机能。第十七图中,显示有关本发明之内藏于半导体积体电路装置的记忆体模组之切换电路之一例。第十八图中,显示有关本发明之半导体积体电路装置的测试控制脚位的分配。第十九图中,显示有关本发明之半导体积体电路装置的逻辑测试时之测试端子输出入。第二十图中,显示有关本发明之半导体积体电路装置的整体区块图。第二一图-第二三图中,显示有关本发明之半导体积体电路装置的输出脚位。第二四图系显示滙流排控制部之构成例图。第二五图系显示M滙流排控制部之构成例图。 |
