| 主权项 |
之步骤包含:形成该第二绝缘膜;沈淀该导电层;沈淀该第一绝缘膜;以及定出该第二绝缘膜,该导电层与该第一绝缘膜之图案以产生该等叠层状结构。4.如申请专利范围第1项之方法,其中该半导体元件包含两个MOS电晶体且该二MOS电晶体之一之一闸极连接于另一MOS电晶体之一源极/泄极区,其中该方法尚包含形成一元件隔离绝缘膜于该二MOS电晶体间之该半导体区上面之步骤,其中该等叠层状结构之一系形成于元件隔离绝缘膜之上,而该元件隔离绝缘膜之导电层系连接于该一MOS电晶体之该闸极电极结构之导电层,且该一叠层状结构包含该第一绝缘膜覆盖着一部分在该元件隔离绝缘膜上之叠层状结构之导电层,其中形成接点之该步骤包含使用该等侧壁以自我对准方式形成用于该二MOS电晶体之该源极/泄极区之接点,且其中用于该另一MOS电晶体之该源极/泄极区之一之接点经由一部分该第一绝缘膜所未覆盖之导电层而连接于该元件隔离绝缘膜上之该叠层状结构之导电层。5.如申请专利范围第1项之方法,尚包含下列步骤:形成一第三绝缘膜,其具有一蚀刻率较高于该第一绝缘膜与侧壁绝缘膜之蚀刻率;以及选择性地蚀刻该第三绝缘膜以形成用于该等接点之接点孔。6.如申请专利范围第5项之方法,其中形成一第三绝缘膜之该步骤包含涂布一玻璃丝于玻璃上(SOG)之膜。7.如申请专利范围第5项之方法,其中形成一第三绝缘膜之该步骤包含:沈淀含有硼或磷杂质之该第三绝缘膜;以及执行化学式机械抛光法于该第三绝缘膜。8.如申请专利范围第1项之方法,其中形成侧壁绝缘膜之该步骤包含:沈淀一用于该侧壁绝缘膜之绝缘膜;以及选择性地蚀刻用于该侧壁绝缘膜之绝缘膜,而用于该侧壁绝缘膜之绝缘膜具一较高于该第一绝缘膜之蚀刻率。9.如申请专利范围第8项之方法,其中该第一绝缘膜系由一含有超额矽原子之矽氧化物膜形成,而该侧壁绝缘膜系由一矽氧化物膜形成。10.如申请专利范围第9项之方法,其中含有超额矽原子之该矽氧化物膜包含5至10原子百分比之超额矽原子。11.如申请专利范围第8项之方法,其中该第一绝缘膜系由一矽氮化物膜形成,而该侧壁绝缘膜系由一含有硼或磷杂质之矽氧化物膜形成。图式简单说明:第一图系一习知静态随机存取记忆体(SRAM)之记忆体单元之平面图示;第二图A至第二图F系习知SRAM之记忆体单元于制程中沿A-A'切线之截面图示;第三图系由本发明之方法所制造之静态随机存取记忆体(SRAM)之记忆体单元之平面图示;第四图A至第四图G系根据本发明第一实施例,习知SRAM之记忆体单元于制造中沿B-B'切线之截面图示;第五图A至第五图D系根据本发明第二实施例,习知SRAM之记忆体单元于制造中沿B-B'切线之截面图示。 |
