| 主权项 |
1.一种可程式化嵌入式快闪记忆体之微控制器,耦接至具有一主机介面滙流排之一主机介面,其中该可程式化嵌入式快闪记忆体之微控制器包括:一唯读记忆体,用以储存一烧录程式,并具有一唯读记忆体介面滙流排;一快闪记忆体,储存一监控主程式,并具有一快闪记忆体介面滙流排;一微控制器,具有一微控制器介面滙流排以及经由该主机介面滙流排耦接至主机介面,并输出一第一烧录致能信号以及一栓锁及致能信号;一外部接脚,用以输入一第二烧录致能信号;一或闸,用以接收该第一烧录致能信号以及该第二烧录致能信号,并输出一选择信号;一多工器,耦接到该唯读记忆体、该快闪记忆体、该或闸以及该微控制器,用以接收该选择信号,将该唯读记忆体介面滙流排接至该微控制器介面滙流排与将该快闪记忆体介面滙流排接至该微控制器介面滙流排二者择一;以及一锁存缓冲器,耦接到该快闪记忆体以及该微控制器,用以接收该栓锁及致能信号;其中当该微控制器检测到该主机介面输送之一快闪记忆体程式化命令时,该微控制器输出该第一烧录致能信号,使该或闸输出该选择信号至该多工器,进而使该多工器将该唯读记忆体介面滙流排接至该微控制器介面滙流排,该微控制器执行该烧录程式,将该主机介面送出之一烧录资料经微控制器以及该锁存缓冲器烧录至该快闪记忆体。2.如申请专利范围第1项所述之可程式化嵌入式快闪记忆体之微控制器,其中该外部接脚输入之该第二烧录致能信号,系外接一高电压与一低电压二者择一,其中该高电压代表致能。3.如申请专利范围第2项所述之可程式化嵌入式快闪记忆体之微控制器,其中当该快闪记忆体无任一程式时,该外部接脚输入该高电压之该第二烧录致能信号至该或闸,进而使该多工器将该唯读记忆体介面滙流排接至该微控制器介面滙流排,该微控制执行该烧录程式,将该主机介面送出之该烧录资料经该微控制器以及该锁存缓冲器烧录至该快闪记忆体。4.如申请专利范围第1项所述之可程式化嵌入式快闪记忆体之微控制器,其中该快闪记忆体更包括一程式化命令侦测程式,用以使该微控制器检测该主机介面输送之该快闪记忆体程式化命令。5.如申请专利范围第1项所述之可程式化嵌入式快闪记忆体之微控制器,其中该烧录程式,用以指挥该微控制器从该主机介面读取该烧录资料。6.如申请专利范围第5项所述之可程式化嵌入式快闪记忆体之微控制器,其中该主机介面之该烧录资料包括要将该快闪记忆体程式化的一数据、一位址以及一控制信号。7.如申请专利范围第1项所述之可程式化嵌入式快闪记忆体之微控制器,其中该锁存缓冲器更包括一第一锁存器,用以接收微控制器之一第一位址信号以及该栓锁及致能信号,并输出一第二位址信号送至该快闪记忆体;一第二锁存器,用以接收该微控制器之一第一数据信号以及该栓锁及致能信号,并输出一写入记忆体信号以及一读取记忆体信号至该快闪记忆体;以及一传输接收器,耦接至该微控制器与该快闪记忆体,当该第二锁存器输出写入记忆体信号时,该传输接收器接收该微控制器之该第一数据信号输入至该快闪记忆体,当该第二锁存器输出读取记忆体信号时,该传输接收器接收该快闪记忆体之该第二数据信号输入至该微控制器。8.一种可程式化嵌入式快闪记忆体之微控制器,耦接至具有一主机介面滙流排之一主机介面,其中该可程式化嵌入式快闪记忆体之微控制器包括:一唯读记忆体,用以储存一烧录程式,并具有一唯读记忆体介面滙流排;一快闪记忆体,储存一监控主程式,并具有一快闪记忆体介面滙流排;一微控制器,具有一微控制器介面滙流排以及经由该主机介面滙流排耦接至主机介面,并输出一第一烧录致能信号以及一栓锁及致能信号;一多工器,耦接到该唯读记忆体、该快闪记忆体、以及该微控制器,用以接收该第一烧录致能信号,将该唯读记忆体介面滙流排接至该微控制器介面滙流排与将该快闪记忆体介面滙流排接至该微控制器介面滙流排二者择一;以及一锁存缓冲器,耦接到该快闪记忆体以及该微控制器,用以接收该栓锁及致能信号;其中当该微控制器检测到该主机介面输送之一快闪记忆体程式化命令时,该微控制器输出该第一烧录致能信号,进而使该多工器将该唯读记忆体介面滙流排接至该微控制器介面滙流排,该微控制器执行该烧录程式,将该主机介面送出之一烧录资料经微控制器以及该锁存缓冲器烧录至该快闪记忆体。9.如申请专利范围第8项所述之可程式化嵌入式快闪记忆体之微控制器,其中该快闪记忆体更包括一程式化命令侦测程式,用以使该微控制器检测该主机介面输送之该快闪记忆体程式化命令。10.如申请专利范围第8项所述之可程式化嵌入式快闪记忆体之微控制器,其中该烧录程式,用以指挥该微控制器从该主机介面读取该烧录资料。11.如申请专利范围第10项所述之可程式化嵌入式快闪记忆体之微控制器,其中该主机介面之该烧录资料包括要将该快闪记忆体程式化的一数据、一位址以及一控制信号。12.如申请专利范围第8项所述之可程式化嵌入式快闪记忆体之微控制器,其中该锁存缓冲器更包括一第一锁存器,用以接收微控制器之一第一位址信号以及该栓锁及致能信号,并输出一第二位址信号送至该快闪记忆体;一第二锁存器,用以接收该微控制器之一第一数据信号以及该栓锁及致能信号,并输出一写入记忆体信号以及一读取记忆体信号至该快闪记忆体;以及一传输接收器,耦接至该微控制器与该快闪记忆体,当该第二锁存器输出写入记忆体信号时,该传输接收器接收该微控制器之该第一数据信号输入至该快闪记忆体,当该第二锁存器输出读取记忆体信号时,该传输接收器接收该快闪记忆体之该第二数据信号输入至该微控制器。图式简单说明:第一图绘示习知嵌入式快闪记忆体之微控制器与主机介面之关系图。第二图绘示依照本发明的一种可程式化嵌入式快闪记忆体之微控制器方块图。第三图绘示依照本发明的另一种可程式化嵌入式快闪记忆体之微控制器方块图。第四图绘示第二图及第三图内锁存缓冲器的内部结构与快闪记忆体和微控制器之关系。第五图绘示第二图及第三图内唯读记忆体中韧体所需要的放大流程图。第六图绘示第二图及第三图内快闪记忆体中韧体所需插入之韧体的流程图。 |
