用于十亿位元记忆应用之2F平方记忆格

摘要

揭露一种具柱之垂直半导体装置之紧密封装阵列及其制造方法，该阵列具有位元线行与字线列。电晶体闸之功能为字线，而源极或汲极区之功能为位元线。阵列也有垂直柱，各于源极与汲极区之间形成一缝道，每一柱形成二个电晶体。此藉由每一柱形成二个闸即可达成，该闸设置于沿着位元线方向之相对柱侧壁上，此于每一柱形成二个字线或闸，并配置在字线方向，源极区系自己对齐且位于柱下，相邻位元线之源极区在不增加记忆格大小下互相隔离。每一柱之二个浮闸可用于EEPROM或快闪记忆体应用，该隔离源极区允许在挥发与非挥发忆格配置中经由直接隧穿而将个别记忆格定址与写入。在十亿位元DRAM应用中分别于柱上或围绕柱之渠沟中形成叠或渠沟电容器，当每一柱形成二个电容器或二个浮闸时。有效记忆格大小即为每2F平方一位元。

主权项

1.一种半导体装置,包含:一底材;一记忆格阵列,具形成于该底材上之柱,该柱系以列及行配置,该各柱向上延伸并具有:一上方区域,以第一类杂质掺杂,一中间区域,以第二类杂质掺杂,及一下方区域,以该第一类杂质掺杂,该中间区域位于该上方区域与下方区域之间;及第一与第二闸极区域,形成于柱侧壁上,其沿着该行在该中间区域上互相相对,以控制该上方与下方区域间之电阻。2.根据申请专利范围第1项之半导体装置,其中由一绝缘材料沿着该列将该柱分离。3.根据申请专利范围第1项之半导体装置,其中沿着该列之第一与第二闸极区系连续,以形成该记忆格之字线,而沿着该行之下方区域系该记忆格之位元线。4.根据申请专利范围第1项之半导体装置,其中该下方区域完全占据该柱之脚印。5.根据申请专利范围第1项之半导体装置,其中该各第一与第二闸极区包括形成于该侧壁上之第一闸极氧化层与形成于该第一闸极氧化层上之第一闸电极。6.根据申请专利范围第5项之半导体装置,其中该各第一与第二闸极区更包括形成于该第一闸电极上之第二闸极氧化层与形成于该第二闸极氧化层上之第二闸电极。7.根据申请专利范围第5项之半导体装置,其中该第一闸电极在所有边上皆绝缘以形成一浮闸。8.根据申请专利范围第5项之半导体装置,虽然该第一闸极氧化层之厚度小,仍允许电子之直接隧穿通过。9.根据申请专利范围第1项之半导体装置,更包含位于相邻该各下方区域之环,以减少该下方区域之电阻。10.根据申请专利范围第1项之半导体装置,其中该各第一与第二闸极区沿着配置于该列中之柱系共用,并与配置在该行中之柱闸极区分离。11.根据申请专利范围第1项之半导体装置,更包含:一叠电容器,形成于该上方区域上之该各柱上,该各叠电容器具有形成于该上方区域上之储存电极,一介电质层,形成于该储存节点上,及一板电极,形成于该介电质层上。12.根据申请专利范围第1项之半导体装置,更包含:一渠沟电容器,形成于渠沟中之该各柱附近,而渠沟则分离该柱,该渠沟系配置成列与行,该各渠沟电容器具有一储存电极,一介电质层邻接该架沟,及一板电极,形成于该介电质层上之该渠沟中,其中该下方区域之功能为该渠沟电容器之该储存电极。13.一种形成半导体装置之方法,包含以下步骤:在配置成列与行之柱阵列上形成一底材;在该柱下形成下方掺杂区域;在柱侧壁上形成第一与第二闸极区,该侧壁沿着该行系互相相对;及在该柱上形成上方掺杂区域。14.根据申请专利范围第13项之方法,更包含沿着该列之该柱之间形成一绝缘层。15.根据申请专利范围第13项之方法,其中闸极区形成步骤于每柱中形成二个连续字线,而柱沿着该列配置。16.根据申请专利范围第13项之方法,其中下方掺杂区域形成步骤沿着该行形成位元线。17.根据申请专利范围第13项之方法,其中阵列形成步骤包括以下步骤:在平行于该行之该底材上形成行罩幕线;蚀刻该底材之暴露部分以形成行渠沟;以第二罩幕覆盖该半导体装置;将该第二罩幕定型以便在平行于该列之该底材上形成列罩幕线;及将该列罩幕线未覆盖之该底材之暴露部分蚀刻以形成新渠沟。18.根据申请专利范围第13项之方法,其中下方掺杂区域形成步骤包括以下步骤:在行渠沟之下方部分中形成下方区域外扩材料,该渠沟形成在平行于该行之该底材中;蚀刻该行渠沟以便于柱之相邻行之间分离该外扩材料,并形成与该行平行之位元线环;及从该位元线环外扩材料以形成该下方掺杂区域。19.根据申请专利范围第13项之方法,其中该闸极区形成步骤包括以下步骤:形成行渠沟;蚀刻列渠沟,其与该行渠沟正交;在该列渠沟之底部形成氧化层阻挡;在该列渠沟之侧壁上形成第一闸极氧化层;在该第一闸极氧化层上形成第一闸电极。20.根据申请专利范围第19项之方法,更包括以下步骤:在该第一闸电极上形成第二闸极氧化层,该第一闸电极系绝缘以形成一浮闸;及形成第二闸电极,其形成于该第二闸极氧化层上。21.根据申请专利范围第19项之方法,其中列渠沟形成步骤在该氧化壁分离之该列渠沟中形成孔。22.根据申请专利范围第19项之方法,更包括在该各柱上形成一叠电容器。23.根据申请专利范围第19项之方法,更包括在渠沟中之该各柱附近形成一渠沟电容器,而渠沟则分离该柱并配置成列与行。图式简单说明:第一图,第二图是传统记忆格阵列的上视图与立体图;第三图是第一图,第二图中沿着位元线阵列的一传统记忆格的剖视图;第四图是另一传统记忆格阵列的示意图;第五图是传统DRAM记忆格的示意图;第六图,第七图分别是传统折叠与开启位元线DRAM记忆格的上视图;第八图显示根据本发明具体实例的记忆格阵列;第九图显示根据本明的第八图阵列于介电质填补,化学研磨与回蚀后的情况;第十图,第十一图分别显示根据本发明而沿着字线与位元线方向的第九图记忆格的剖视图;第十二图-第十四图显示根据本发明在第八图中形成阵列之方法;第十五图-第十六图显示根据本发明另一具体实例的具有与不具有环记忆格阵列的图形;第十七图-第二十六图显示根据本发明在第十五图-第十六图中形成阵列之方法;第二十七图-第二十八图显示根据本发明又一具体实例的具有与不具有环记忆格阵列的图形;第二十九图-第三十二图显示根据本发明在第二十七图-第二十八图中形成阵列之方法;第三十三图显示根据本发明另一具体实例的具有叠电容器的记忆格;第三十四图-第三十五图显示本发明的不同具体实例;第三十六图-第四十四图显示形成阵列之方法,各记忆格根据本发明另一具体实例而具有开启位元线与开启/折叠架构之渠沟电容器;第四十五图-第五十图显示形成阵列之方法,各记忆格根据本发明另一具体实例而具有折叠位元线架构之渠沟电容器;第五十一图是记忆格的剖视图,各记忆格根据本发明另一具体实例而具有折叠位元线架构的叠电容器;第五十二图显示根据本发明之另一具体实施例的记忆格阵列;及第五十三图-第七十二图显示根据本发明在第五十二图中形成阵列之方法。