| 主权项 |
1.一种同步型半导体记忆装置,以与重复施加之时钟信号同步之方式进行动作,而无关于存取之有无;包含有:多个资料端子,用来进行多位元外部资料之输入和输出之至少之一方;和多个记忆器阵列,被设置成分别对应到上述多个资料端子之每一个,上述各记忆器阵列已含有多个被配置成行列状的记忆器单元,且上述各记忆器阵列之各个可互相独立的被驱动,且被分割成多个群组以进行其对应之资料端子与资料之输入或是输出,而上述多个群组,系对应上述多个资料端子之每一个而被分散配置在上述多个记忆器阵列上。2.一种同步型半导体记忆装置,以与重复施加之时钟信号同步之方式进行动作,而无关于存取之有无,具备有:多个资料端子,用来进行多位元外部资料之输入和输出之至少之一方;和多个记忆器阵列,被设置成分别对应到上述多个资料端子之每一个;上述多个记忆器阵列之每一个具有多个之记忆器单元被排列成行列状,和记忆器阵列之被选择之记忆器单元与对应之资料端子进行资料之转送,和上述之多个记忆器之每一个被分割成多个群组,互相独立的被驱动,且进行对应之资料端子与资料之转送,于选择群组时,可在上述之多个记忆器阵列之每一个上选择同一个群组。3.一种同步型半导体记忆装置,以与重复施加之时钟信号同步之方式进行动作,而无关于存取之有无:包含有:多个资料端子,用来进行多位元外部资料之输入/输出;多个记忆器阵列,被设置成对应到上述之多个资料端子,和各被分割成多个群组,上述之各个群组包含有被配置成行列状之多个记忆器单元,和群组中之被选择之记忆器单元用来与资料端子进行资料之输入/输出,该资料端子被设置成对应到对应之记忆器单元;群组选择装置,依照与上述时钟信号同步之施加之群组指定信号,用来使被指定之群组成为活性状态,上述之群组选择装置更包含有一装置,可以使多个群组互相独立的驱动成为活性状态,且于选择群组时,在上述之多个记忆器阵列内之每一个上可使上述群组指定信号所指定的群组驱动成为选择状态,其方式是当有一个群组成为活性状态时,依照另外一个施加之群组指定信号用来使另外一个之群组成为活性状态。4.如申请专利范围第1至3项中之任何一项之同步型半导体记忆装置,其中,上述之各个记忆器阵列之群组更沿着上述记忆器单元之列延伸方向被分割成多个片段块;具备有:多个局部IO滙流排,被配置成对应到上述之各个片段块和互相分离,用来与对应之块之被选择之记忆器单元进行资料之授受;多个全局IO滙流排,被配置对应到各个群组和被对应之群组之多个局部IO滙流排共用,用来与包含有选择记忆器单元之片段块之局部IO滙流排进行资料之授受;和输入/输出装置,被设置成分别对应到上述之多个全局IO滙流排,用来回应群组指定信号,藉以进行被设在指定群组之全局IO滙流排和对应之资料端子之间之资料之转送。5.如申请专利范围第1至3项中之任何一项之同步型半导体记忆装置,其中,上述之各个记忆器阵列沿着上述记忆器单元之行延伸方向被分割成上述群组之数目之整数倍之阵列块,和上述之群组包含有上述整数个之阵列块;上述之各个记忆器阵列具备有:多个主字线,被配置成对应到各行,用来传达行选择信号藉以选择依照行位址信号所指定之行;多个副字线,被配置成对应到上述各个阵列块之各个记忆器单元之行,分别连接到对应之阵列块之对应之行之记忆器单元,不同之阵列块之副字线互相分离;和多个副字线驱动装置,被配置成对应到上述之各个副字线,在回应上述群组指定信号时被活性化,在对应之主字线上之行选择信号之活性化时,驱动对应之副字线使其成为选择状态。6.如申请专利范围第4项之同步型半导体记忆装置,其中,在上述之各个片段块设有多个之上述局部IO滙流排。7.如申请专利范围第4项之同步型半导体记忆装置,其中,在各个上述记忆器阵列之上述各个群组上设有多个上述之全局IO滙流排。8.如申请专利范围第5项之同步型半导体记忆装置,其中,上述之全局IO滙流排被设在上述之各个阵列块。9.如申请专利范围第5项之同步型半导体记忆装置,其中,上述之群组指定信号用来指定被包含在群组中之全部之阵列块。10.如申请专利范围第5项之同步型半导体记忆装置,其中,上述之群组指定信号用来指定被包含在群组中之阵列块的其中之一阵列块。11.如申请专利范围第5项之同步型半导体记忆装置,其中:上述之局部IO滙流排被设在上述之各个阵列块;和包含有:连接装置,依照阵列块指定信号,将该被指定之硬列块之局部IO滙流排连接到对应之全局IO滙流排。12.如申请专利范围第4项之同步型半导体记忆装置,其中,更具备有资料暂存器,被设置存上述之各个资料端子,具有用以收纳指定数之资料之容量,以与上述时钟信号同步之方式,用来进行与对应之资料端子之资料输入/输出;和在上述之各个记忆器阵列之各个群组,设置上述之指定数目之上述全局IO滙流排。13.如申请专利范围第4项之同步型半导体记忆装置,其中,更具备有多个感测放大器,在上述记忆器阵列之各个块中,被配置在各个记忆器单元列,与对应之局部IO滙流排并排的排成1列,用来对其对应之列上之选择记忆器单元之资料进行检测和放大。14.如申请专利范围第5项之同步型半导体记忆装置,其中,在各个延期记忆器阵列之上述各个群组,设置多个上述之全局IO滙流排。15.如申请专利范围第5项之同步型半导体记忆装置,其中,更具备有资料暂存器,被设置在上述之各个资料端子,具有用以收纳指定数之资料之容量,以与上述时钟信号同步之方式,用来进行与对应之资料端子之资料输入/输出;和在上述之各个记忆器硬列之各个群组,设置上述之指定数目之上述全局IO滙流排。16.如申请专利范围第5项之同步型半导体记忆装置,其中,更具备有多个感测放大器,在上述记忆器阵列之各个块中,被配置在各个记忆器单元列,与对应之局部IO滙流排并排的排成1列,用来对其对应之列上之选择记忆器单元之资料进行检测和放大。图式简单说明:第一图概略的表示依照本发明之实施形态1之半导体装置之主要部份之构造。第二图更详细的表示第一图所示之记忆器片段之构造。第三图表示第二图所示之字线之配置。第四图更详细的表示第一图所示之感测放大器带之构造。第五图是信号波形图,用来表示依照本发明之实施形态1之半导体装置之资料读出时之动作。第六图表示依照本发明之实施形态1之半导体装置之记忆器面层和资料输入/输出端子之连接态样。第七图表示依照本发明之半导体记忆装置之行选择系统之控制部之构造。第八图概略的表示依照本发明之同步型半导体记忆装置之列选择系统之控制部之构造。第九图概略的表示依照本发明之同步型半导体记忆装置之资料输入/输出部之构造。第十图概略的表示依照本发明之实施形态2之半导体装置之主要部份之构造。第十一图(A)和第十一图(B)分别表示实施形态2之字线选择态样。第十二图概略的表示本发明之实施形态2之局部IO滙流排和全局IO滙流排之配置。第十三图概略的表示本发明之实施形态2之局部IO滙流排和全局IO滙流排之另一配置。第十四图概略的表示依照本发明之实施形态3之同步型半导体记忆装置之主要部份之构造。第十五图表示本发明之实施形态3之第1变更例之滙流排配置。第十六图表示本发明之实施形态3之另一实例之滙流排配置。第十七图概略的表示习知之DRAM之记忆器阵列之构造。第十八图更具体的表示第十七图所示之记忆器阵列之构造。第十九图是信号波形图,(A)表示第十八图所示之同步型半导体记忆装置之资料读出时之动作波形,(B)表示第十八图所示之同步型半导体记忆装置之资料写入时之动作。第二十图表示习知之DRAM之阵列之晶片上配置。第二十一图表示习知之DRAM中之字线选择态样。第二十二图是流程图,用来表示习知之SDRAM之资料读出时之动作。第二十三图是流程图,用来表示习知之SDRAM之资料写入时之动作。第二十四图概略的表示习知之SDRAM之1个记忆器阵列之资料写入/读出时之构造。第二十五图表示习知之DRAM之记忆器面层和资料输入/输出端子之连接态样。第二十六图用来说明习知之SURAM之问题。第二十七图用来说明解决习知之SDRAM之问题之一方法。第二十八图用来说明第二十七图所示之解决方法之问题。 |
