积体电路之金属连线的制造方法

摘要

本发明揭露了一种积体电路之金属连线（Metal Interconnection）的制造方法。本发明在传统第一层金属连线(First Level Metal Interconnection)之反反射层(Anti-Reflecting Coating；ARC)表面形成一层硬光罩 (Hard Mask)。所述【硬光罩】在后续介层孔(Via Hole)蚀刻时，可以减少所述【反反射层】厚度的损失，以降低【介层孔电阻值】(Via Resistance)。同时，所述【硬光罩】的存在也可以降低【第一层金属连线】蚀刻时所使用之光阻厚度，提高光学解析度，以形成线条更细的【第一层金属连线】。另一方面，后续沉积【臭氧-四乙基矽甲烷二氧化矽层】(Ozone TetraEthylOrthoSilicate；O3 TEOS)薄膜时，由于所述【硬光罩】遮住所述【反反射层】之上表面(Upper Surface)，减少了【第一层金属连线】露出之表面积，因此增加了【第一层金属连线】密度较高之区域之所述【臭氧-四乙基矽甲烷二氧化矽层】的沉积速率。

主权项

1.一种积体电路之金属连线的制造方法,系包含:在半导体基板上形成一层绝缘层;在所述绝缘层上形成洞孔,所述洞孔介于导电体之间;形成一层障碍金属层,所述障碍金属层跨过所述洞孔;形成一层钨金属,所述钨金属跨过并填满所述洞孔;利用蚀刻技术对所述钨金属进行单向性的回蚀刻,所述单向性的回蚀刻终止于所述障碍金属层之表面,以在所述洞孔内形成钨栓柱;沉积一层铝合金;沉积一层反反射层(Anti-Reflecting Coating;ARC);沉积一层硬光罩(Hard Mask),所述硬光罩是氮化矽(Si3N4);利用微影技术和电浆蚀刻技术蚀去所述硬光罩、反反射层、铝合金和障碍金属层,以形成金属连线。2.如申请专利范围第1项之方法,其中所述之半导体基板含有电晶体、电阻器、电感器与电容器等电子元件。3.如申请专利范围第1项之方法,其中所述之障碍金属层至少含有一层导电层。4.如申请专利范围第1项之方法,其中所述之反反射层是指氮化钛(TiN)。5.一种积体电路之金属连线的结构,系包含:一层绝缘层于一半导体基板上表面;一层障碍金属层于所述绝缘层表面;一层铝合金于所述障碍金属层表面;一层反反射层于所述铝合金表面,所述反反射层是氮化钛(TiN);一层硬光罩于所述反反射层表面,所述硬光罩是氮化矽(Si3N4)。6.如申请专利范围第5项之结构,其中所述之障碍金属层至少含有一层导电层。图式简单说明:第一图为依序形成介电性材料与金属之各种导电材料之剖面制程图。第二图为定义出第一层金属内连线之制程剖面图。第三图为沈积保护层之制程剖面图。第四图为定义出与第二层内连线之介层孔的制程剖面图。