| 主权项 |
1.一种半导体元件之静电放电保护电路的形成方法,包括下列步骤:提供一P型半导基底;在上述基底上形成一N型区,此区与一后述步骤要形成的一n+区域重叠,且厚度较该n+区域大,且上述N型区域的掺杂浓度较该n+区域的掺杂浓度小;在上述半导体基底上一部分形成一场氧化层,半导体基底其余的部分则形成薄氧化层;以一导电物质在上述薄氧化层上形成闸极;及在半导体基底上表面区域未被上述闸极与场氧化层覆盖的表面区域上,形成n+区域。2.如申请专利范围第1项所述之方法,上述N型区的接面崩溃电压大致上较n+区域的接面崩溃电压为高。3.如申请专利范围第1项所述之方法,上述N型区的接面崩溃电压不会小于25伏特。4.如申请专利范围第1项所述之方法,上述n+区域系采用离子布植来形成之。5.一种应用在半导体元件中的结构,此种结构可增强元件对静电放电(ESD)事件的耐受度,包括:由P型基底与第一、第二n+区域所构成之一第一个n通道元件;在上述第一个n通道元件旁边,由上述P型基底以及第三、第四n+区域所构成之一第二个n通道元件;上述第二n+区域与上述第三n+区域相邻,且第二n+区域耦合到一正电源(VDD)或一负电源(VSS)其中之一,而第三n+区域则耦合到正电源(VDD)或负电源(VSS)其中之另一个;保护装置,此保护装置邻近上述第一个n通道元件及第二个n通道元件,当相对于正、负电源端的静电放电事件发生时,此保护装置可保护半导体元件而防止损害。6.如申请专利范围第5项所述之结构,上述保护装置包括:在上述基底上由一N型导体所定义之一N型井区域,此N型井与第二n+区域大致重叠且朝着第三n+区域横向延伸,上述N型井的掺杂浓度较第三n+区域的掺杂浓度为低,因此可增加接面崩溃电压。7.如申请专利范围第6项所述之结构,在上述基底中扩伸之距离称为第一距离,而第二n+区域在基底中所扩伸之距离称为第二距离,则第一距离大于第二距离。8.如申请专利范围第7项所述之结构,上述N型井之掺杂浓度平均约为51016cm-3,而上述n+区域之掺杂浓度平均约为11020cm-3,又上述第一距离约为2-3m,上述第二距离约为0.2m。9.如申请专利范围第5项所述之结构,此保护装置包括:形成于上述基底上的一P+型护环,此P+型护环位于上述第二与第三n+区域之间,且包围上述第一个或第二个n通道元件,因此可降低寄生双极性电晶体之电流增益,寄生双极性电晶体在静电放电事件中所导通的电流便减少,故可避免上述半导体元件受到损害。10.如申请专利范围第9项所述之结构,此P+护环接至上述负电源供应端(VSS)。11.如申请专利范围第9项所述之结构,上述P+护环是浮接的。12.根据申请专利范围第6项所述之结构,此保护装置进一步包括:形成于上述基底之一P+型护环,且此P+型护环位于上述N型井与上述第三n+区域之间,并且包围第一个或第二个n通道元件,因此可降低寄生双极性电晶体之电流增益,故上述寄生双极性电晶体在静电放电事件中所导通的电流便可减少,上述半导体因而受到保护。13.如申请专利范围第12项所述之结构,此P+型护环接至负电源供应端(VSS)。14.如申请专利范围第12项所述之结构,此P+型护环是浮接的。图式简单说明:第一图所示为习知的ESD保护电路简图。第二图A-第二图C分别为习知半导体元件之电路图,内部电路布线图,以及剖面图。第三图A-第三图B分别为本创作之较佳实施例的剖面图与布线图。此较佳实施例系利用与n+区域重叠之n型井来完成。第四图A-第四图B为本创作之另一实施例的剖面图与布线图。此实施例系利用一环绕n+区域之P+护环来完成。 |
