| 主权项 |
1.一种积体半导体记忆阵列,其特征为包含:一个具有许多段之记忆区,各该记忆区段具有许多读取放大器及位元线,该位元线之每两条连接到该读取放大器其中之一;引导至该记忆区之许多条平行之单一资料线,该资料线之每一条具有一个第一终端,其位置接近于该记忆区段中之一,另有一个第二终端则远离与第一终端接近之该记忆区段;许多读取/写入放大器开关,其中一个读取/写入放大器开关配置在该资料线接近该记忆区段之第一终端,另一个读取/写入放大器开关配置在远离该记忆区段之第二终端;资料输入/输出电路,其连接至该资料线远离该记忆区段之第二终端上的读取/写入放大器开关;选择器开关,各将指向该记忆区段之该资料线中之一的第一终端上所配置之该读取/写入放大器开关连接到该记忆区段之该读取放大器中之一。2.根据申请专利范围第1项之积体半导体记忆阵列,其中包括进一步处理连接在该读取/写入放大器开关和该资料输入/输出电路之间的资料之电路组态。3.根据申请专利范围第2项之积体半导体记忆阵列,其中进一步处理资料之该电路组态系缓冲记忆体。4.根据申请专利范围第2项之积体半导体记忆阵列,其中进一步处理资料之该电路组态系移位暂存器。5.根据申请专利范围第2项之积体半导体记忆阵列,其中包括一条连接线,将该读取/写入放大器开关之一连接到该记忆区段之一,及另有一条连接线,将另一个读取/写入放大器开关连接到资料输入/输出电路之一。6.根据申请专利范围第2项之积体半导体记忆阵列,其中包括两条连接线,将该读取/写入放大器开关之一连接到该记忆区段之一,及另有两条连接线,将另一个读取/写入放大器开关连接到资料输入/输出电路之一。图式简单说明:第一图及第二图为根据本发明半导体记忆阵列组件之可能实施例之方块电路图;第三图-第六图为读取/写入放大器开关可能实施例之示意电路图。 |
