| 主权项 |
1.一种倍频电路,即以纵向连接复数倍频电路构成之倍频电路,其特征为:初段倍频电路之倍频比为最大。2.如申请专利范围第1项所述之倍频电路,其中前述复数倍频电路之至少1个电路具备:将标准信号供给输入接头,将迟延信号输出于输出接头,输出前述迟延信号与前述标准信号间之迟延时间N分之1时间逐一迟延前述标准信号之信号之具有N个中间接头之电压控制迟延电路,及将前述基准信号之倒相信号供给第1输入接头,将前述迟延信号供给第2输入接头,输出随两输入信号之相位差之误差信号之相位比较器,及将前述误差信号供给输入接头,将输出接头连接于前述电压控制迟延电路之控制电压输入接头之低通滤波器,及将前述N个中间接头连接于输入接头,输出前述标准信号之N倍频信号之N倍频逻辑电路。3.如申请专利范围第1项所述之倍频电路,其中前述初段倍频电路系具备:将标准信号供给输入接头,将迟延信号输出于输出接头,输出前述迟延信号与前述标准信号间之迟延时间N分之1时间逐一迟延前述标准信号之信号之具有N个中间接头之电压控制迟延电路,及将前述基准信号之倒相信号供给第1输入接头,将前述迟延信号供给第2输入接头,输出随两输入信号之相位差之误差信号之相位比较器,及将前述误差信号供给输入接头,将输出接头连接于前述电压控制迟延电路之控制电压输入接头之低通滤波器,及将前述N个中间接头连接于输入接头,输出前述标准信号之N倍频信号之N倍频逻辑电路,前述初段之倍频电路以外之复数倍频电路之至少1个电路系具备:输出起振信号之电压控制起振器,及将前述起振信号供给输入接头,输出将前述起振信号分频之分类信号之分频电路,及将前述分频信号供给第1输入接头,将标准信号供给第2输入接头,输出随两输入信号相位差之误差信号之相位比较器,及将前述误差信号供给输入接头,将输出接头,连接于前述电压控制起振器之控制电压输入接头之起振电路低通滤波器之PLL电路。4.如申请专利范围第1项所述之倍频电路,其中前述初段倍频电路系具备:将标准信号供给输入接头,将迟延信号输出于输出接头,输出前述迟延信号与前述标准信号间之迟延时间之N分之1时间逐一迟延前述标准信号之信号之具有N个中间接头之电压控制迟延电路,及将前述基准信号之倒相信号供给第1输入接头,将前述迟延信号供给第2输入接头,输出随两输入信号之相位差误差信号之相位比较器,及将前述误差信号供给输入接头,将输出接头连接于前述电压控制迟延电路之控制电压输入接头之低通滤波器,及将前述N个中间接头连接于输入接头,输出前述标准信号之N倍频信号之N倍频逻辑电路,初段以外之倍频电路系具备:将前段倍频电路输出之倍频信号供给输入接头,将前述初段之倍频电路之低通滤波器之输出接头连接于控制电压输入接头,输出以前述前段倍频信号周期之平均2M分之1时间逐一迟延前述前段倍频信号之信号之具有中间接头之电压控制迟延电路,及将前述中间接头连接于输入接头,输出前述前段之倍频信号之M倍频信号之M倍频逻辑电路。5.如申请专利范围第2.3.4项中任何一项所述之倍频电路,其中前述N倍频逻辑电路具备:将前述中间接头之1只连接于第1输入接头,将输出对供给前述第1输入接头之信号,仅迟延前述迟延时间之N分之1时间之信号之前述中间接头之一连接于第2输入接头,前述中间接头系仅连接于1只输入接头之N/2个〝异一或〞逻辑电路,及将前述N/2个〝异一或〞逻辑电路之输出接头连接于输入接头,输出前述N倍频信号之〝与非〞电路。6.如申请专利范围第1项所述之倍频电路,其中前述复数倍频电路之至少1个电路具备:将标准信号供给输入接头,将迟延信号输出于输出接头,输出前述迟延信号与前述标准信号间之迟延时间之2N分之1时间逐一迟延前述标准信号之信号之具有2N个中间接头之电压控制迟延电路,及将前述迟延信号供给第1输入接头,将前述标准信号供给第2输入接头,输出随两输入信号之相位差之误差信号之相位比较器,及将前述误差信号供给输入接头,将输出接头连接于前述电压控制迟延电路之控制电压输入接头之低通滤波器,及将2N个前述中间接头连接于2N个输入接头,仅用输入信号之上升边或仅下降边输出前述标准信号之N倍频信号之N倍频逻辑电路。7.如申请专利范围第1项所述之倍频电路,其中前述初段倍频电路系具备:将标准信号供给输入接头,将迟延信号输出于输出接头,输出前述迟延信号与前述标准信号间之迟延时间之2N分之1时间逐一迟延前述标准信号之信号之具有2N个中间接头之电压控制迟延电路,及将前述基准信号之倒相信号供给第1输入接头,将前述迟延信号供给第2输入接头,输出随两输入信号之相位差之误差信号之相位比较器,及将前述误差信号供给输入接头,将输出接头连接于前述电压控制迟延电路之控制电压输入接头之低通滤波器,及将2N个之前述中间接头连接于输入接头,使用输入信号之上升边或仅用下降边输出前述标准信号之N倍频信号之N倍频逻辑电路,前述初段之倍频电路以外之复数倍频电路之至少1个电路系具备:输出起振信号之电压控制起振器,及将前述起振信号供给输入接头,输出将前述起振信号分类之分频信号之分频电路,及将前述分频信号供给第1输入接头,将标准信号供给第2输入接头,输出随两输入信号相位差之误差信号之相位比较器,及将前述误差信号供给输入接头,将输出接头连接于前述电压控制起振器之控制电压输入接头之起振电路低通滤波器之PLL电路。8.如申请专利范围第1项所述之倍频电路,其中前述初段倍频电路具备:将标准信号供给输入接头,将迟延信号输出于输出接头,输出前述迟延信号与前述标准信号间之迟延时间之2N分之1时间逐一迟延前述标准信号之信号之具有2N个中间接头之电压控制迟延电路,及将前述基准信号之倒相信号供给第1输入接头,将前述迟延信号供给第2输入接头,输出随两输入信号之相位差之误差信号之相位比较器,及将前述误差信号供给输入接头,将输出接头连接于前述电压控制迟延电路之控制电压输入接头之低通滤波器,及将2N个前述中间接头连接于2N个输入接头,仅用输入信号之上升边或仅下降边输出前述标准信号之N倍频信号之N倍频逻辑电路,初段以外之倍频电路系具备:将前段倍频电路输出之倍频信号供给输入接头,将控制电压输入接头连接于前述初段之倍频电路之低通滤波器之输出接头,输出以前述前段倍频信号之周期之平均2M分之1之时间逐一迟延前述前段倍频信号之具有中间接头之电压控制迟延电路,及将前述中间接头连接于输入接头,输出前述前段之倍频信号之M倍频信号之M倍频逻辑电路。9.如申请专利范围第6.7.8项中任何一项所述之倍频电路,其中前述N倍频逻辑电路系具备:将第1输入接头连接于前述中间接头之1,将第2输入接头连接于输出对供给前述第1输入接头之信号仅迟延前述迟延时间之2N分之1时间之信号之前述中间接头之1,前述中间接头系仅连接于1只输入接头之N个RS触发电路,及将前述N个之RS触发电路之输出接头分别连接于输入接头,输出前述N倍频信号之〝非或〞电路。图式简单说明:第一图:表示本发明之第1实施例之图。第二图:表示本发明之实施例所用倍频电路图。第三图:表示第二图所示倍频电路之时间图。第四图:表示本发明之实施例所用倍频电路图。第五图:表示第四图所示倍频电路之时间图。第六图:表示本发明之第1实施例之图。第七图:表示本发明之实施例所用之电压控制迟延电路及其控制路图。第八图:表示本发明之实施例所用相位比较器之电路图。第九图:表示本发明之第2实施例之图。第十图:表示本发明之第3实施例之图。第十一图:表示先前之PLL电路图。第十二图:表示为获得负荷比50%之输出信号之先前之PLL电路图。 |
