| 主权项 |
1.一种高压金属绝缘半导体场效电晶体,包含:相互间隔的第二导电型源极区与吸极区,该等区系在第一导电型半导体区之表面上;在该半导体区中介于该源极区与吸极区间之一通道形成区;以及在该通道形成区上所设之一闸极绝缘薄膜及一闸极;其中该闸极绝缘薄膜为薄膜厚度在100到200埃之绝缘薄膜,且与该闸极及该闸极绝缘薄膜重叠的该吸极区之表面杂质浓度系在51016原子/立方厘米到51018原子/立方厘米之范围。2.一种高压金属绝缘半导体场效电晶体,包含:相互间隔的第二导电型源极区与吸极区,该等区系在第一导电型半导体区之表面上;在该半导体区中介于该源极区与吸极区间之一通道形成区;在与该通道形成区接触的一部分该吸极区上所设的低浓度吸极区;在该通道形成区所设的闸极绝缘薄膜;在该低浓度吸极区所设的高压绝缘薄膜,且此高压绝缘薄膜厚于该闸极绝缘薄膜;以及在该闸极绝缘薄膜及该高压绝缘薄膜所设的闸极;其中该闸极绝缘薄膜为薄膜厚度在100到200埃之绝缘薄膜。3.一种高压金属绝缘半导体场效电晶体,包含:相互间隔的第二导电型源极区与吸极区,该等区系在第一导电型半导体区之表面上;在该源极区与吸极区间之第一通道形成区及第二通道形成区;经由该第一通道形成区上的第一闸极绝缘薄膜所设之第一闸极,而该第一通道形成区系连接到该源极区;以及经由该第二通道区上相对于吸极区的第二闸极绝缘薄膜所设之第二闸极,而此吸极区系连接到该第一通道区;其中该第一与第二绝缘薄膜其中之一为薄膜厚度在200埃或更薄之绝缘薄膜,且第二闸极系经由该吸极而在相同电位下以电气方式连接到吸极区。4.一种高压半导体积体电路装置,其中在单一半导体区上设有高压金属绝缘半导体场效电晶体、以及低压金属绝缘半导体场效电晶体,且其中该高压金属绝缘半导体场效电晶体与该低压金属绝缘半导体场效电晶体之闸极绝缘薄膜为100到200埃相同薄膜厚度之绝缘薄膜。5.一种半导体积体电路装置,其特征在于:一负载驱动MOS电晶体的闸极绝缘薄膜厚度系至少部分小于相同单一基底上其他电晶体的闸极绝缘薄膜厚度。6.如申请专利范围第5项之半导体积体电路装置,其中该闸极绝缘薄膜系以数种材料形成。7.如申请专利范围第5项之半导体积体电路装置,其中闸极端的吸极区上之闸极绝缘薄膜有部分较厚。8.如申请专利范围第7项之半导体积体电路装置,其中形成该吸极区的杂质区系由一高浓度区与一低浓度区所构成。9.如申请专利范围第7项之半导体积体电路装置,其中形成该吸极区的杂质区之该高浓度区被该低浓度区以1.0微米或更大之宽度围绕。10.如申请专利范围第9项之半导体积体电路装置,其中形成高压金属绝缘半导体场效电晶体的吸极之一元件分隔反转导电杂质区及一杂质区系相互间隔,但系相互接近。11.如申请专利范围第5项之半导体积体电路装置,其中在吸极的杂质区中设有低浓度区,作为双重构造。12.如申请专利范围第11项之半导体积体电路装置,其中形成高压金属绝缘半导体场效电晶体的吸极之一元件分隔反转导电杂质区及一杂质区系以固定之间隔相互接近。13.一种生产半导体装置的多层闸极绝缘薄膜之方法,包含下列各步骤:以所述之顺序产生一闸极氧化物薄膜、产生一通道掺杂、产生一氮化矽薄膜、以及产生一CVD氧化物薄膜。图式简单说明:第一图是根据本发明的积体电路之横剖面图,其中一低压MOS电晶体及一高压MOS电晶体系形成在一单一基底上。第二图是习用高压MOS电晶体的横剖面图。第三图是根据本发明的积体电路之简单电路图。第四图是半导体装置中相对于吸极电压的电流驱动能力K与闸极绝缘薄膜相关性之特性图,其中之半导体装置系根据本发明的高压MOS电晶体。第五图是一半导体装置之横剖面图,此半导体装置是根据本发明另一实施例的高压MOS电晶体。第六图是一半导体装置之横剖面图,此半导体装置是根据本发明又一实施例的高压MOS电晶体。第七图是半导体装置的吸极区附近之放大横剖面图,此半导体装置是根据本发明的高压MOS电晶体。第八图A至第八图D是一半导体装置制造方法的一系列步骤之横剖面图,此半导体装置是根据本发明的高压MOS电晶体。第九图是一高压MISFET的横剖面图,此高压MISFET使用了根据本发明第四实施例的反转吸极区。第十图是根据本发明第五实施例的高压MIISFET之横剖面图。第十一图是根据本发明第六实施例的高压MISFET之横剖面图。第十二图是根据本发明第七实施例的半导体积体电路之横剖面图,其中高压MISFET系与本发明有关,且在一单一基底表面上设有一在传统电源电压下工作的MISFET。第十三图是根据本发明第八实施例的高压MISFET之横剖面图。第十四图是根据本发明第九实施例的另一高压MISFET之横剖面图。第十五图是根据本发明第十实施例的另一高压MISFET之横剖面图。第十六图A是根据本发明第十一实施例的半导体积体电路装置之示意方块图。第十六图B是Vin与Vout间之关系图,用以说明根据本发明第十一实施例的稳压器Vr之作业。第十七图是根据本发明第十一实施例的半导体积体电路装置之详细电路图。第十八图是根据本发明第十一实施例的半导体积体电路装置之平视图。第十九图A是根据本发明第十一实施例的一部分输出电晶体M6之示意方块图。第十九图B是根据本发明第十一实施例的输出电晶体M6中VGS値与输出电流Iout之关系图。第二十图是根据本发明第十一实施例的输出电晶体中各别Vin、Vout、VDS、VGD、VGS及Iout之数値图表。第二十一图是根据本发明第十一实施例的半导体积体电路装置中输出电晶体(PMOS)之示意横剖面图。第二十二图所示者系改变了输出电晶体的闸极绝缘薄膜厚度的情况下之晶片尺寸,在此情况下可得到24伏额定电压及0.5安培输出之Vr,用以说明根据本发明第十一实施例的Vr半导体积体电路装置。第二十三图所示者系在24伏额定电压的固定一平方毫米晶片的情况下可得到多大的输出电流,用以说明根据本发明第十一实施例的Vr半导体积体电路装置。第二十四图是根据本发明第十一实施例的半导体积体电路装置PMOS与NMOS间关系之示意横剖面图。第二十五图所示者系当根据本发明第十一实施例而改变了一PMOS/吸极的高浓度层到低浓度层的重叠长度(此时重叠长度围绕了高浓度层)、以及FD吸极与元件分隔电场掺杂区间之距离时,此FD吸极与元件分隔电场掺杂区间之极限电压。第二十六图所示者系当根据本发明第十一实施例而改变了一NMOS/吸极的高浓度层到低浓度层的重叠长度(此时重叠长度围绕了高浓度层)、以及FD吸极与元件分隔电场掺杂区间之距离时,此FD吸极与元件分隔电场掺杂区间之极限电压。第二十七图是根据本发明第十二实施例的半导体积体电路装置NMOS之示意横剖面图。第二十八图是根据本发明第十三实施例的Vr半导体装置之示意横剖面图。第二十九图A到第二十九图F是生产ONO构造的一电晶体及其他电晶体的一系列步骤之横剖面图,其中这些电晶体系根据本发明的第十四实施例。第三十图A是根据本发明第十四实施例的稳压器半导体积体电路装置之示意横剖面图,其中输出电晶体及其他电晶体的闸极绝缘薄膜是ONO型。第三十图B所示者系根据本发明第十四实施例的ONO类型其他薄膜厚度构造之图表。第三十一图所示者系闸极绝缘薄膜厚度(亦即是闸极的Tox)与恒定状态下gm(亦即跨导、K値、或吸极电流驱动能力,这是一种以诸如闸极的宽度/长度等因数标准化后的数値)间之关系图,图中同时示出了一般MOS电晶体中工作额定电压之关系图。 |
